Intel® Cyclone® 10 LP器件数据手册

ID 683251
日期 5/08/2017
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真LVDS发送器时序规范

表 30.   Cyclone® 10 LP器件的真LVDS发送器时序规范仅行I/O Bank组1,2,5和6的输出管脚支持真LVDS发送器。
符号 模式 C6 I7 C8, A7 I8 单位
Min Max Min Max Min Max Min Max
fHSCLK(输入时钟频率) ×10 5 420 5 370 5 320 5 320 MHz
×8 5 420 5 370 5 320 5 320 MHz
×7 5 420 5 370 5 320 5 320 MHz
×4 5 420 5 370 5 320 5 320 MHz
×2 5 420 5 370 5 320 5 320 MHz
×1 5 420 5 402.5 5 402.5 5 362 MHz
HSIODR ×10 100 840 100 740 100 640 100 640 Mbps
×8 80 840 80 740 80 640 80 640 Mbps
×7 70 840 70 740 70 640 70 640 Mbps
×4 40 840 40 740 40 640 40 640 Mbps
×2 20 840 20 740 20 640 20 640 Mbps
×1 10 420 10 402.5 10 402.5 10 362 Mbps
tDUTY 45 55 45 55 45 55 45 55 %
TCCS 200 200 200 200 ps
输出抖动(峰-峰) 500 500 550 600 ps
tLOCK 46 1 1 1 1 ms
46 tLOCK是PLL从器件配置结束进行锁定所需要的时间。