LVDS接收器时序规范

Intel® Cyclone® 10 LP器件数据手册

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ID 683251

日期 5/08/2017

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LVDS接收器时序规范

表 32. Cyclone® 10 LP器件的LVDS接收器时序规范所有I/O Bank组都支持LVDS接收器。
符号	模式	C6		I7		C8, A7		I8		单位
符号	模式	Min	Max	Min	Max	Min	Max	Min	Max	单位
f_HSCLK（输出时钟频率）	×10	10	437.5	10	370	10	320	10	320	MHz
	×8	10	437.5	10	370	10	320	10	320	MHz
	×7	10	437.5	10	370	10	320	10	320	MHz
	×4	10	437.5	10	370	10	320	10	320	MHz
	×2	10	437.5	10	370	10	320	10	320	MHz
	×1	10	437.5	10	402.5	10	402.5	10	362	MHz
HSIODR	×10	100	875	100	740	100	640	100	640	Mbps
	×8	80	875	80	740	80	640	80	640	Mbps
	×7	70	875	70	740	70	640	70	640	Mbps
	×4	40	875	40	740	40	640	40	640	Mbps
	×2	20	875	20	740	20	640	20	640	Mbps
	×1	10	437.5	10	402.5	10	402.5	10	362	Mbps
SW	—	—	400	—	400	—	400	—	550	ps
输入抖动容限	—	—	500	—	500	—	550	—	600	ps
t_LOCK ⁴⁸	—	—	1	—	1	—	1	—	1	ms

⁴⁸ t_LOCK是PLL从器件配置结束进行锁定所需要的时间。