Intel® Cyclone® 10 LP器件数据手册

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ID 683251
日期 5/08/2017
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Cyclone® 10 LP器件数据表
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操作条件 功耗 开关特性 I/O时序 术语表 文档修订历史
操作条件 x
绝对最大额定值 所允许的最大过冲或下冲电压 建议的操作条件 ESD性能 DC特性 I/O标准规范
DC特性 x
电源电流 总线保持 OCT规范 管脚电容 内部弱上拉和弱下拉电阻 热插拔 Schmitt触发器输入
I/O标准规范 x
单端I/O标准规范 单端SSTL和HSTL I/O参考电压规范 单端SSTL和HSTL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能
内核性能规范 x
时钟树规范 PLL规范 嵌入式乘法器规范 存储器模块规范 配置和JTAG规范
外设性能 x
高速I/O规范 占空比失真规范 OCT校准时序规范 IOE可编程延迟
高速I/O规范 x
RSDS发送器时序规范 仿真RSDS_E_1R发送器时序规范 Mini-LVDS发送器时序规范 真LVDS发送器时序规范 仿真LVDS发送器时序规范 LVDS接收器时序规范
Cyclone® 10 LP器件数据表

配置和JTAG规范

表 24.   Cyclone® 10 LP器件的被动配置模式规范
编程模式 VCCINT电压电平（V） DCLK fMAX 单位
被动串行（PS） 1.0 39 66 MHz
1.2 133 MHz
快速被动并行（FPP）40 1.0 39 66 MHz
1.2 41 100 MHz
表 25.   Cyclone® 10 LP器件的主动配置模式规范
编程模式 DCLK范围 典型DCLK 单位
主动串行（AS） 20至40 33 MHz
表 26.   Cyclone® 10 LP器件的JTAG时序参数
符号 参数 Min Max 单位
tJCP TCK clock period 40 — ns
tJCH TCK clock high time 19 — ns
tJCL TCK clock low time 19 — ns
tJPSU_TDI JTAG port setup time for TDI 1 — ns
tJPSU_TMS JTAG port setup time for TMS 3 — ns
tJPH JTAG port hold time 10 — ns
tJPCO JTAG port clock to output 42 — 15 ns
tJPZX JTAG port high impedance to valid output 42 — 15 ns
tJPXZ JTAG port valid output to high impedance42 — 15 ns
tJSSU Capture register setup time 5 — ns
tJSH Capture register hold time 10 — ns
tJSCO Update register clock to output — 25 ns
tJSZX Update register high impedance to valid output — 25 ns
tJSXZ Update register valid output to high impedance — 25 ns
相关信息
39 VCCINT = 1.0 V仅支持用于 Cyclone® 10 LP 1.0 V内核电压器件。
40 FPP配置模式支持所有 Cyclone® 10 LP器件（E144封装器件除外）。
41 Cyclone® 10 LP 1.2 V内核电压器件仅支持133 MHz DCLK fMAX用于10CL006，10CL010，10CL016，10CL025，和10CL040。
42 所显示的规范用于JTAG管脚3.3-，3.0-，和2.5-V LVTTL/LVCMOS操作。对于1.8-V LVTTL/LVCMOS和1.5-V LVCMOS，输出时间规范16 ns。
二级标题