Intel® Cyclone® 10 LP器件数据手册

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ID 683251
日期 5/08/2017
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Cyclone® 10 LP器件数据表
Cyclone® 10 LP器件数据表 x
操作条件 功耗 开关特性 I/O时序 术语表 文档修订历史
操作条件 x
绝对最大额定值 所允许的最大过冲或下冲电压 建议的操作条件 ESD性能 DC特性 I/O标准规范
DC特性 x
电源电流 总线保持 OCT规范 管脚电容 内部弱上拉和弱下拉电阻 热插拔 Schmitt触发器输入
I/O标准规范 x
单端I/O标准规范 单端SSTL和HSTL I/O参考电压规范 单端SSTL和HSTL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能
内核性能规范 x
时钟树规范 PLL规范 嵌入式乘法器规范 存储器模块规范 配置和JTAG规范
外设性能 x
高速I/O规范 占空比失真规范 OCT校准时序规范 IOE可编程延迟
高速I/O规范 x
RSDS发送器时序规范 仿真RSDS_E_1R发送器时序规范 Mini-LVDS发送器时序规范 真LVDS发送器时序规范 仿真LVDS发送器时序规范 LVDS接收器时序规范
Cyclone® 10 LP器件数据表

PLL规范

Cyclone® 10 LP器件PLL规范适用的商用结温范围为（0°C至85°C)，工业结温范围为（–40°C至100°C），扩展工业结温范围为（–40°C至125°C）和汽车业结温范围为（–40°C至125°C）。
表 21.   Cyclone® 10 LP器件的PLL规范

本表格适用于通用PLL和多用PLL。

必须通过去耦电容和铁氧体磁珠将VCCD_PLL连接到VCCINT。

符号 说明 Min 典型值 Max 单位
fIN 32 输入时钟频率（–C6，–C8，–I7，和–A7速度等级） 5 — 472.5 MHz
输入时钟频率（–I8速度等级） 5 — 362 MHz
fINPFD PFD输入频率 5 — 325 MHz
fVCO 33 PLL VCO操作范围 600 — 1300 MHz
fINDUTY 输入时钟占空比 40 — 60 %
tINJITTER_CCJ 34 输入时钟周期-周期（cycle-to-cycle）抖动
FREF ≥ 100 MHz — — 0.15 UI
FREF < 100 MHz — — ±750 ps
fOUT_EXT（外部时钟输出）32 PLL输出频率 — — 472.5 MHz
fOUT（到全局时钟） PLL输出频率（–C6速度等级） — — 472.5 MHz
PLL输出频率（–I7，–A7速度等级） — — 450 MHz
PLL输出频率（–C8速度等级） — — 402.5 MHz
PLL输出频率（–I8速度等级） — — 362 MHz
tOUTDUTY 外部时钟输出的占空比（设置为50%时） 45 50 55 %
tLOCK 器件配置结束后进行锁定所需的时间 — — 1 ms
tDLOCK 动态锁定所需的时间（切换或重配置任何非后缩放计数器/延迟或areset被置低后） — — 1 ms
tOUTJITTER_PERIOD_DEDCLK 35 专用时钟输出周期抖动 
FOUT ≥ 100 MHz — — 300 ps
FOUT < 100 MHz — — 30 mUI
tOUTJITTER_CCJ_DEDCLK 35 专用时钟输出周期-周期抖动 FOUT ≥ 100 MHz — — 300 ps
FOUT < 100 MHz — — 30 mUI
tOUTJITTER_PERIOD_IO 35 普通I/O周期抖动 FOUT ≥ 100 MHz — — 650 ps
FOUT < 100 MHz — — 75 mUI
tOUTJITTER_CCJ_IO 35 普通I/O周期-周期抖动 FOUT ≥ 100 MHz — — 650 ps
FOUT < 100 MHz — — 75 mUI
tPLL_PSERR PLL相移精度 — — ±50 ps
tARESET areset信号上的最小脉冲宽度。 10 — — ns
tCONFIGPLL 为PLL重配置扫描链所需的时间 — 3.5 36 — SCANCLK周期
fSCANCLK scanclk频率 — — 100 MHz
tCASC_OUTJITTER_PERIOD_DEDCLK 37 38 级联PLL中专用时钟输出的周期抖动（FOUT ≥ 100 MHz） — — 425 ps
级联PLL中专用时钟输出的周期抖动（FOUT ≥ 100 MHz） — — 42.5 mUI
32 在 Quartus® Prime软件中此参数受I/O最大频率限制。而每种I/O标准的最大I/O频率各不相同。
33 由于 Quartus® Prime软件编译报告中PLL汇总部分的VCO频率有考虑到VCO后缩放计数器的K值。因此，如果计数器K的值为2，则所报告的频率会低于fVCO规范。
34 高输入抖动直接影响PLL输出抖动。要达到低PLL输出时钟抖动， 就必须提供一个低于200 ps的干净时钟源。
35 10–12概率水平的峰-峰（14 sigma，99.99999999974404%置信水平）。应用30 ps的输入抖动时，输出抖动规范适用于PLL的固有抖动。
36 采用100-MHz scanclk频率。
37 级联PLL规范仅适用于下列条件：
  • 上游PLL—0.59 MHz ≥上游PLL带宽< 1 MHz
  • 下游PLL—下游PLL带宽> 2 MHz
38 PLL级联不适用于收发器应用。
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