Intel® Cyclone® 10 LP器件数据手册

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ID 683251
日期 5/08/2017
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Cyclone® 10 LP器件数据表
Cyclone® 10 LP器件数据表 x
操作条件 功耗 开关特性 I/O时序 术语表 文档修订历史
操作条件 x
绝对最大额定值 所允许的最大过冲或下冲电压 建议的操作条件 ESD性能 DC特性 I/O标准规范
DC特性 x
电源电流 总线保持 OCT规范 管脚电容 内部弱上拉和弱下拉电阻 热插拔 Schmitt触发器输入
I/O标准规范 x
单端I/O标准规范 单端SSTL和HSTL I/O参考电压规范 单端SSTL和HSTL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能
内核性能规范 x
时钟树规范 PLL规范 嵌入式乘法器规范 存储器模块规范 配置和JTAG规范
外设性能 x
高速I/O规范 占空比失真规范 OCT校准时序规范 IOE可编程延迟
高速I/O规范 x
RSDS发送器时序规范 仿真RSDS_E_1R发送器时序规范 Mini-LVDS发送器时序规范 真LVDS发送器时序规范 仿真LVDS发送器时序规范 LVDS接收器时序规范
Cyclone® 10 LP器件数据表

IOE可编程延迟

设置的增量值一般为线性。使用最新版 Quartus® Prime软件获得各设置的准确值。

参考 Quartus® Prime软件中的设置0获得最小和最大偏移时序代号。

表 35.   Cyclone® 10 LP 1.0 V内核电压器件列管脚上的IOE可编程延迟
参数 受影响的路径 设置的步数 最小偏移 最大偏移 单位
快速转角（Fast Corner） 慢速转角（Slow Corner）
I8 I8
Input delay from pin to internal cells 焊盘— I/O数据输出—内核 7 0 1.924 3.411 ns
Input delay from pin to input register 焊盘—I/O输入寄存器 8 0 1.875 3.367 ns
Delay from output register to output pin I/O输出寄存器到焊盘 2 0 0.631 1.124 ns
Input delay from dual-purpose clock pin to fan-out destinations 焊盘—全局时钟网络 12 0 0.931 1.684 ns
表 36.   Cyclone® 10 LP 1.0 V内核电压器件行管脚上的IOE可编程延迟
参数 受影响的路径 设置的步数 最小偏移 最大偏移 单位
快速转角 慢速转角
I8 I8
Input delay from pin to internal cells 焊盘— I/O数据输出—内核 7 0 1.921 3.412 ns
Input delay from pin to input register 焊盘—I/O输入寄存器 8 0 1.919 3.441 ns
Delay from output register to output pin I/O输出寄存器—焊盘 2 0 0.623 1.168 ns
Input delay from dual-purpose clock pin to fan-out destinations 焊盘—全局时钟网络 12 0 0.919 1.656 ns
表 37.   Cyclone® 10 LP 1.2 V内核电压器件列管脚上的IOE可编程延迟
参数 受影响的路径 设置的步数 最小偏移 最大偏移 单位
快速转角 慢速转角
C6 I7 A7 C6 C8 I7 A7
Input delay from pin to internal cells 焊盘— I/O数据输出—内核 7 0 1.314 1.211 1.211 2.177 2.433 2.388 2.508 ns
Input delay from pin to input register 焊盘—I/O输入寄存器 8 0 1.307 1.203 1.203 2.19 2.540 2.430 2.545 ns
Delay from output register to output pin I/O输出寄存器—焊盘 2 0 0.437 0.402 0.402 0.747 0.880 0.834 0.873 ns
Input delay from dual-purpose clock pin to fan-out destinations 焊盘—全局时钟网络 12 0 0.693 0.665 0.665 1.200 1.532 1.393 1.441 ns
表 38.   Cyclone® 10 LP 1.2 V内核电压器件行管脚上的IOE可编程延迟
参数 受影响的路径 设置的数量 最小偏移 最大偏移 单位
快速转角 慢速转角
C6 I7 A7 C6 C8 I7 A7
Input delay from pin to internal cells 焊盘— I/O数据输出—内核 7 0 1.314 1.209 1.209 2.201 2.510 2.429 2.548 ns
Input delay from pin to input register 暗盘—I/O输入寄存器 8 0 1.312 1.207 1.207 2.202 2.558 2.447 2.557 ns
Delay from output register to output pin I/O输出寄存器—焊盘 2 0 0.458 0.419 0.419 0.783 0.924 0.875 0.915 ns
Input delay from dual-purpose clock pin to fan-out destinations 焊盘—全局时钟网络 12 0 0.686 0.657 0.657 1.185 1.506 1.376 1.422 ns
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