Intel® Cyclone® 10 LP器件数据手册

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ID 683251
日期 5/08/2017
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Cyclone® 10 LP器件数据表
Cyclone® 10 LP器件数据表 x
操作条件 功耗 开关特性 I/O时序 术语表 文档修订历史
操作条件 x
绝对最大额定值 所允许的最大过冲或下冲电压 建议的操作条件 ESD性能 DC特性 I/O标准规范
DC特性 x
电源电流 总线保持 OCT规范 管脚电容 内部弱上拉和弱下拉电阻 热插拔 Schmitt触发器输入
I/O标准规范 x
单端I/O标准规范 单端SSTL和HSTL I/O参考电压规范 单端SSTL和HSTL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL I/O标准规范 差分I/O标准规范
开关特性 x
内核性能规范 外设性能
内核性能规范 x
时钟树规范 PLL规范 嵌入式乘法器规范 存储器模块规范 配置和JTAG规范
外设性能 x
高速I/O规范 占空比失真规范 OCT校准时序规范 IOE可编程延迟
高速I/O规范 x
RSDS发送器时序规范 仿真RSDS_E_1R发送器时序规范 Mini-LVDS发送器时序规范 真LVDS发送器时序规范 仿真LVDS发送器时序规范 LVDS接收器时序规范
Cyclone® 10 LP器件数据表

RSDS发送器时序规范

表 27.   Cyclone® 10 LP器件的RSDS发送器时序规范

适用于真RSDS和仿真RSDS_E_3R发送器。

仅行I/O Bank组1，2，5和6的输出管脚支持真RSDS发送器。所有I/O Bank组的输出管脚都支持仿真RSDS发送器。
符号 模式 C6 I7 C8, A7 I8 单位
Min 典型值 Max Min 典型值 Max Min 典型值 Max Min 典型值 Max
fHSCLK（输入时钟频率） ×10 5 — 180 5 — 155.5 5 — 155.5 5 — 155.5 MHz
×8 5 — 180 5 — 155.5 5 — 155.5 5 — 155.5 MHz
×7 5 — 180 5 — 155.5 5 — 155.5 5 — 155.5 MHz
×4 5 — 180 5 — 155.5 5 — 155.5 5 — 155.5 MHz
×2 5 — 180 5 — 155.5 5 — 155.5 5 — 155.5 MHz
×1 5 — 360 5 — 311 5 — 311 5 — 311 MHz
器件运行以Mbps为单位 ×10 100 — 360 100 — 311 100 — 311 100 — 311 Mbps
×8 80 — 360 80 — 311 80 — 311 80 — 311 Mbps
×7 70 — 360 70 — 311 70 — 311 70 — 311 Mbps
×4 40 — 360 40 — 311 40 — 311 40 — 311 Mbps
×2 20 — 360 20 — 311 20 — 311 20 — 311 Mbps
×1 10 — 360 10 — 311 10 — 311 10 — 311 Mbps
tDUTY — 45 — 55 45 — 55 45 — 55 45 — 55 %
发送器通道到通道偏斜（TCCS） — — — 200 — — 200 — — 200 — — 200 ps
输出抖动（峰-峰） — — — 500 — — 500 — — 550 — — 600 ps
tRISE 20 – 80%，CLOAD = 5 pF — 500 — — 500 — — 500 — — 500 — ps
tFALL 20 – 80%，CLOAD = 5 pF — 500 — — 500 — — 500 — — 500 — ps
tLOCK 43 — — — 1 — — 1 — — 1 — — 1 ms
43 tLOCK是PLL从器件配置结束进行锁定所需要的时间。
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