仿真LVDS发送器时序规范

Intel® Cyclone® 10 LP器件数据手册

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ID 683251

日期 5/08/2017

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仿真LVDS发送器时序规范

表 31. Cyclone® 10 LP器件的仿真LVDS发送器时序规范所有I/O Bank组的输出管脚都支持仿真LVDS发送器。
符号	模式	C6		I7		C8, A7		I8		单位
符号	模式	Min	Max	Min	Max	Min	Max	Min	Max	单位
f_HSCLK（输入时钟频率）	×10	5	320	5	320	5	275	5	275	MHz
	×8	5	320	5	320	5	275	5	275	MHz
	×7	5	320	5	320	5	275	5	275	MHz
	×4	5	320	5	320	5	275	5	275	MHz
	×2	5	320	5	320	5	275	5	275	MHz
	×1	5	402.5	5	402.5	5	402.5	5	362	MHz
HSIODR	×10	100	640	100	640	100	550	100	550	Mbps
	×8	80	640	80	640	80	550	80	550	Mbps
	×7	70	640	70	640	70	550	70	550	Mbps
	×4	40	640	40	640	40	550	40	550	Mbps
	×2	20	640	20	640	20	550	20	550	Mbps
	×1	10	402.5	10	402.5	10	402.5	10	362	Mbps
t_DUTY	—	45	55	45	55	45	55	45	55	%
TCCS	—	—	200	—	200	—	200	—	200	ps
输出抖动（峰-峰）	—	—	500	—	500	—	550	—	600	ps
t_LOCK ⁴⁷	—	—	1	—	1	—	1	—	1	ms

⁴⁷ t_LOCK是PLL从器件配置结束进行锁定所需要的时间。