DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

1.6. DisplayPort英特尔®FPGA IP设计实例参数

表 7.   英特尔® Stratix® 10 器件的DisplayPort英特尔®FPGA IP设计实例参数

参数

值

描述

可用的设计实例
Select Design
  • None
  • DisplayPort SST TX-only
  • DisplayPort SST RX-only
  • DisplayPort SST Parallel Loopback with PCR
  • DisplayPort SST Parallel Loopback without PCR
 选择要生成的设计实例。
  • None：当前选择的参数无可用的设计实例
  • DisplayPort SST TX-only：此设计实例演示了当您关闭RX SUPPORT DP和Enable Video Input Image Port参数时DisplayPort source的串行环回。
  • DisplayPort SST RX-only：该设计实例演示了当您关闭TX SUPPORT DP参数时DisplayPort sink接收器时的串行环回。
  • DisplayPort SST Parallel Loopback with PCR：该设计实例演示了当您关闭Enable Video Input Image Port参数时，从DisplayPort sink到DisplayPort source并使用Pixel Clock Recovery (PCR)模块的并行环回。
  • DisplayPort SST Parallel Loopback without PCR：该设计实例演示了在您开启Enable Video Input Image Port参数时，从DisplayPort sink接收器到DisplayPort source的未使用Pixel Clock Recovery (PCR)模块的并行环回。
设计实例文件
Simulation

On, Off

打开此选项以生成仿真测试台的必需文件。
Synthesis

On, Off

打开此选项以生成 英特尔® Quartus® Prime编译和硬件演示所需的文件。

生成的HDL格式
Generate File Format

Verilog, VHDL

 对生成的设计实例文件集选择所需的HDL格式。
注： 此选项仅确定生成的顶层IP文件的格式。所有其他文件(例如：实例测试台和硬件演示的顶层文件)都是Verilog HDL格式。

目标开发套件
Select Board
  • No Development Kit
  • 英特尔® Stratix® 10 FPGA H-tile Development Kit
  • 英特尔® Stratix® 10 FPGA L-tile Development Kit
  • Custom Development Kit
 为目标设计实例选择电路板。
  • No Development Kit：此选项不包含设计实例的所有硬件方面。IP内核将所有管脚分配设置为虚拟管脚。
  • 英特尔® Stratix® 10 H-tile FPGA Development Kit：此选项自动选择工程的目标器件以匹配此开发套件上的器件。如果您使用的电路板版本具有不同的器件系列，您可以使用Change Target Device参数更改目标器件。IP核根据开发套件设置所有管脚分配。
  • 英特尔® Stratix® 10 FPGA L-tile Development Kit：此选项自动选择工程的目标器件以匹配此开发套件上的器件。如果您使用的电路板版本具有不同的器件系列，您可以使用Change Target Device更改目标器件。IP核根据开发套件设置所有管脚分配。
  • Custom Development Kit：该选项允许在第三方开发套件上测试采用了英特尔 FPGA的设计实例。您可能需要自行设置管脚分配。
目标器件
Change Target Device On, Off 打开该选项并根据开发套件选择需要的器件版本。
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