DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性

SST并行环回设计实例演示从DisplayPort sink到DisplayPort source使用或不使用Pixel Clock Recovery (PCR)的单视频流的传输。
图 5.  英特尔® Stratix® 10 DisplayPort SST并行环回使用PCR模块
  • 该变体中，DisplayPort source源的参数，TX_SUPPORT_IM_ENABLE，被关闭并使用标准的 VSYNC/HSYNC/DE视频接口。
  • DisplayPort sink接收器接收从外部视频源（如，GPU）来的视频和/或音频流，并将其解码到并行视频接口。
  • IOPLL以固定频率（在本例中为160 MHz）驱动视频时钟。
  • 如果DisplayPort sink接收器的MAX_LINK_RATE配置为HBR2，以及PIXELS_PER_CLOCK配置为Dual，则视频时钟以300 MHz运行来支持4Kp60像素率（594/2 = 297 MHz）。否则，视频时钟以160 MHz运行。
  • 该设计使用像素恢复时钟（PCR），并根据从接收器接收到的MSA信息恢复像素时钟，然后将RX并行视频接口转换为标准的VSYNC/HSYNC/DE接口。
  • PCR输出驱动源视频接口，并先将其编码到DisplayPort主链路然后再传输到显示器。
  • 恢复的时钟驱动TX视频时钟。
图 6.  英特尔® Stratix® 10 DisplayPort SST并行环回不使用PCR模块
  • 该变体中，DisplayPort source源的参数，TX_SUPPORT_IM_ENABLE，被开启（“1”）并使用视频图像接口。
  • DisplayPort sink接收器接收从外部视频源（如，GPU）来的视频和/或音频流，并将其解码到并行视频接口。
  • DisplayPort sink接收器视频输出直接DisplayPort source视频接口，并先将其编码到DisplayPort主链路然后再传输到显示器。
  • IOPLL以固定频率驱动DisplayPort sink接收器和source源视频时钟。
  • 如果DisplayPort sink接收器和source的MAX_LINK_RATE配置为HBR2，以及PIXELS_PER_CLOCK配置为Dual，则视频时钟以300 MHz运行来支持4Kp60像素率（594/2 = 297 Mhz）。否则，视频时钟以160 MHz运行。
表 9.  设计实例变体比较
设计实例 PCR模块 启用视频图像接口 自适应同步 视频接口
DisplayPort SST parallel loopback with PCR 需要 否 不支持 标准VSYNC/HSYNC/DE接口(txN_video_in)
DisplayPort SST parallel loopback without PCR 不需要 是 支持 视频图像接口（txN_video_in_im)

本章节内容
DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持
DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持
启用自适应同步支持

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