DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.8. DisplayPort收发器重配置流程

VESA DisplayPort Standard version 2.0支持5种链路速率（10 Gbps、8.1 Gbps、5.4 Gbps、2.7 Gbps和1.62 Gbps）。您可以动态地从一个数据速率切换到另一个。 收发器重配置需要支持动态链路速率切换。

DisplayPort英特尔®FPGA IP设计实例要求一定程度的重新配置和重新校准，但需要进行一些修改。在这些设计实例中，实施了预校准方法以减少收发器重配置持续时间。

图 11. 收发器重配置流程图
以下顺序描述了该流程。
  1. 在上电或按钮复位时，DisplayPort 重新配置模块启动收发器重新配置以扫描所有支持的链路速率和所有通道计数。
    1. 对于TX FPLL，重新配置这些寄存器偏移量：
      • 11'h12B（TXPLL M计数器）
      • 11'h12C（TXPLL L计数器）
    2. 对于RX CDR，重新配置这些寄存器偏移量：
      • 11'h13a（RX L PFD和PD计数器）
      • 11'h13b（RX M计数器）
  2. 重新配置完成后，将根据数据速率启动重新校准。
  3. 校准完成后，预定义的校准寄存器将根据各自的数据速率进行存储。
    1. 对于TX FPLL，重新校准这些寄存器偏移量：
      • 11'h10A（PLL VCO Frequency Band 0固定低位）
      • 11'h123（PLL VCO Frequency Band 1固定）
      • 11’h133
      • 11’h136
    2. 对于RX CDR，重新校准这些寄存器偏移量：
      • 11'h132（CDR VCO速度固定）
      • 11'h133（电荷泵Vcc寄存器）
      • 11'h135（LF PFD和PD寄存器）
      • 11'h136（CDR VCO速度固定）
      • 11'h137（CDR VCO速度固定）
      • 11'h139（电荷泵电流PFD和PD寄存器）
  4. 重复步骤1到3，直到涵盖所有支持的数据速率。
  5. 当预校准步骤完成时，重新配置模块准备好开始 DisplayPort链路训练。
  6. 每当DisplayPort英特尔®FPGA IP发送新的链路速率请求，重配置模块发起收发器重配置。
  7. 重新配置流程包括检索与链路速率相对应的校准寄存器偏移值，并将其重新配置到收发器。无需重新校准。
  8. 当重新配置完成时，收发器已准备好接收链路速率。
  9. DisplayPort重新配置模块继续监视是否检测到新的链路速率请求。如果检测到新请求，模块将重复第5步。
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