DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

1.5. 编译和测试设计

请按照以下步骤在硬件实例设计上编译并运行一个演示测试：
  1. 请确保完成硬件实例设计生成。
  2. 启动 英特尔® Quartus® Prime Pro Edition软件并打开 <project directory>/quartus/s10_dp_demo.qpf.
    注：

    与早期版本相比，最新的Bitec DisplayPort FMC子卡具有不同的原理图。

    表 5.  RX收发器通道映射
    参数 Revision 8及更早版本 Revision 10 Revision 11 描述
    Polarity 不反转 反转 反转
    • 当RX极性反转时，Native PHY的rx_polinv端口处的每条lane在rx_phy_top.v文件中被驱动到1。
    • 当RX极性未反转时，Native PHY的rx_polinv端口处的每条lane在rx_phy_top.v文件被驱动到0。
    Order 不反转 不反转 保留 Native PHY的rx_parallel_data端口直接映射到DisplayPort IP 的rx_parallel_data端口。
    表 6.  TX收发器通道映射
    参数 Revision 8及更早版本 Revision 10 Revision 11 描述
    Polarity 反转 不反转 不反转
    • 当TX极性反转时，Native PHY的tx_polinv端口处的每条lane在tx_phy_top.v文件中被驱动到1。
    • 当TX极性未反转时，Native PHY的tx_polinv端口处的每条lane在tx_phy_top.v文件被驱动到0。
    Order 保留 不反转 不反转
    • 当lane顺序反转时，在Native PHY的tx_parallel_data端口处的数据输入在基于lane计数配置的tx_phy_top.v文件中被反转。
    • 当lane顺序未反转时，Native PHY的tx_parallel_data端口直接映射到DisplayPort IP的tx_parallel_data端口。
    为支持所有修订版本，位于 <project directory>/rtl/s10_dp_demo.v的设计实例顶层RTL文件和软件config.h文件包含一个本地参数，供您选择FMC修订版本。

    DisplayPort英特尔®FPGA IP version 20.0.0： 

    localparam BITEC_DP_CARD_REV = 2;
    // 0 = Bitec FMC DP card rev.4 - 8,
    // 1 = rev.10
    // 2 = rev.11

    <project>/software/dp_demo/config.h中：

    #define BITEC_DP_CARD_REV 2
    // set to 0 = Bitec FMC DP card rev.4 - 8
    // set to 1 = Bitec FMC DP card rev.10
    // set to 2 = Bitec FMC DP card rev.11
    默认值为 2。如果config.h文件已更新，您必须先运行脚本文件夹中的build_sw.sh，然后编译 英特尔® Quartus® Prime Pro Edition工程以确保软件有效。
  3. 点击Processing > Start Compilation。
  4. 成功编译后， 英特尔® Quartus® Prime Pro Edition软件在您指定的目录中生成.sof文件。
  5. 将Bitec子卡上的DisplayPort RX连接器连接到外部DisplayPort源（source），例如PC上的显卡。
  6. 将Bitec子卡上的DisplayPort TX连接器连接到DisplayPort sink device（接收器件），例如视频分析仪或PC显示器。
  7. 确保开发板上的所有开关都处于默认位置。
  8. 使用生成的.sof文件在开发板上配置所选的 英特尔® Stratix® 10 器件(Tools > Programmer)。
  9. DisplayPort sink device（接收器件）显示的是从源生成的视频。

本章节内容
重新生成ELF文件

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