DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持

DisplayPort 2.0支持的新数据速率最高达到10 Gbps (UHBR10)，并且支持向后兼容任何DisplayPort 1.4数据速率。本发布版本中，唯一支持的设计实例变体是DisplayPort SST parallel loopback without PCR（DisplayPort SST并行环回不使用PCR）。

要支持DisplayPort 2.0 UHBR10数据速率：

  • 请将MAX_LINK_RATE选择为10 Gbps以使能DisplayPort 2.0。
  • 使能TX_SUPPORT_IM_ENABLE以便生成不使用PCR的设计实例变体。
  • 需要100 MHz的新收发器refclk才能支持10 Gbps。
    • 在数据速率切换期间需要Refclk切换。
  • 支持DisplayPort 2.0的FMC卡：仅Bitec FMC Revision 8

选择MAX_LINK_RATE 10 Gbps将SYMBOLS_PER_CLOCK固定在4。DisplayPort英特尔®FPGA IP支持的MAX_LINK_RATE 10 Gbps输出每通道rx/tx_parallel_data为40位数据宽度。DisplayPort英特尔®FPGA IP将并行数据宽度分别重新映射成8B/10B通道编码数据路径和128B/132B通道编码数据路径。

默认情况下选择MAX_LINK_RATE 10 Gbps会启用RX_GPU_MODE。仅在GPU模式下支持DisplayPort 2.0 sink接收器，而该模式需要 Nios II® 控制器和Software Sink API。

在software/dp_demo文件夹中，rx_utils.c更新了Sink DPCP capability寄存器来支持DisplayPort 2.0。下表列出了DPCD寄存器。

表 10.  DPCD寄存器
DPCD寄存器地址 位 描述 设计实例默认值
0x0006h/0x2206h MAIN_LINK_CHANNEL_CODING_CAP
  • 0 =不支持
  • 1 =支持
0

8b10b_DP_SUPPORTED

强制设置为1

 1’b1
1 128b132b_DP_SUPPORTED

针对支持128b/132b DP Link Layer的DPRX而设置

 1’b1
0x2215h

128b132b_SUPPORTED_LINK_RATES

仅当MAIN_LINK_CHANNEL_CODING_CAP中的128b132b_DP_SUPPORTED位对128b/132b DP Link Layer设置为DPCD 0x2206h[1] = 1时有效

0

10 Gbps per Lane Support

指示是否支持与UHBR10关联的链路速率。

  • 0 =不支持
  • 1 =支持。支持128b/132b DP Link Layer的DP器件必须支持该链路速率。

1'b1（支持10Gbps）

1

20 Gbps per Lane Support

指示是否支持与UHBR20关联的链路速率。

  • 0 =不支持。
  • 1 =支持。可用的最高链路速率。该支持为可选。

1’b0( 不支持)

2

13.5 Gbps per Lane Support

指示是否支持与UHBR13.5关联的链路速率。

  • 0 =不支持
  • 1 = 支持。该支持为可选。
注： 对13.5 Gbps/lane的支持为可选，即使对于支持20 Gbps/lane的 DPRX也是如此。

1’b0( 不支持)

0x2216h

128b132b_DP_TRAINING_AUX_RD_INTERVAL

仅对128b/132b DP链路层有效。
6:1

128b132b_DP_TRAINING_AUX_RD_INTERVAL

通过SCR更新DP v2.0 Errata E10。

主链路训练序列期间的Link Status/Adjust Request读取间隔。

该间隔为（128b132b_DP_TRAINING_AUX_RD_INTERVAL值+1）×128b132b_DP_TRAINING_AUX_RD_INTERVAL_UNIT

最大值为256毫秒。

7’h3F (选择128ms)

0

128b132b_DP_TRAINING_AUX_RD_INTERVAL_UNIT

通过SCR更新DP v2.0 Errata E10。

  • 0 = 2 ms
  • 1 = 1 ms
 1’b1
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