DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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文档目录 x
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.9. 收发器Lane的配置

如果您想要针对不同版本的Bitec FMC子卡配置设计以便使用1、2或 4个通道，则必须根据 英特尔® Quartus® Prime Pro Settings File (QSF)配置管脚分配。
配置DisplayPort英特尔®FPGA IP设计实例以使用1、2或4个通道，请遵循以下步骤：
  1. 在DisplayPort Source和Sink参数编辑器中，将Maximum lane count参数设置位1、2或4。
  2. 生成设计实例。
  3. 在Assignment Editor中进行以下分配。
    表 27.  Bitec FMC Revision 8或更早版本的管脚分配
    DisplayPort 管脚位置

    ( 英特尔® Stratix® 10 Development Kit)

    		Four Lanes（4 Lane） Two Lanes（2 Lane） One Lane（1 Lane）
    Source BJ4 fmca_dp_c2m_p[0] 不适用 不适用
    BJ5 fmca_dp_c2m_n[0]
    BF5 fmca_dp_c2m_p[1]
    BF6 fmca_dp_c2m_n[1]
    BG3 fmca_dp_c2m_p[2] fmca_dp_c2m_p[0]
    BG4 fmca_dp_c2m_n[2] fmca_dp_c2m_n[0]
    BE3 fmca_dp_c2m_p[3] fmca_dp_c2m_p[1] fmca_dp_c2m_p[0]
    BE4 fmca_dp_c2m_n[3] fmca_dp_c2m_n[1] fmca_dp_c2m_n[0]
    Sink BH9 fmca_dp_m2c_p[0] fmca_dp_m2c_p[0] fmca_dp_m2c_p[0]
    BH10 fmca_dp_m2c_n[0] fmca_dp_m2c_n[0] fmca_dp_m2c_n[0]
    BJ7 fmca_dp_m2c_p[1] fmca_dp_m2c_p[1] 不适用
    BJ8 fmca_dp_m2c_n[1] fmca_dp_m2c_n[1]
    BG7 fmca_dp_m2c_p[2] 不适用
    BG8 fmca_dp_m2c_n[2]
    BE7 fmca_dp_m2c_p[3]
    BE8 fmca_dp_m2c_n[3]
    Transceiver Avalon® Memory-Mapped Interface Group XCVR_RECONFIG_GROUP 使能 禁用 禁用
    表 28.  Bitec FMC Revision 10的管脚分配
    DisplayPort 管脚位置( 英特尔® Stratix® 10 Development Kit) Four Lanes（4 Lane） Two Lanes（2 Lane） One lane（1 Lane）
    Source BJ4 fmca_dp_c2m_p[0] fmca_dp_c2m_p[0] fmca_dp_c2m_p[0]
      BJ5 fmca_dp_c2m_n[0] fmca_dp_c2m_n[0] fmca_dp_c2m_n[0]
      BF5 fmca_dp_c2m_p[1] fmca_dp_c2m_p[1] 不适用
      BF6 fmca_dp_c2m_n[1] fmca_dp_c2m_n[1]
      BG3 fmca_dp_c2m_p[2] 不适用
      BG4 fmca_dp_c2m_n[2]
      BE3 fmca_dp_c2m_p[3]
      BE4 fmca_dp_c2m_n[3]
    Sink BH9 fmca_dp_m2c_p[0] fmca_dp_m2c_p[0] fmca_dp_m2c_p[0]
      BH10 fmca_dp_m2c_n[0] fmca_dp_m2c_n[0] fmca_dp_m2c_n[0]
      BJ7 fmca_dp_m2c_p[1] fmca_dp_m2c_p[1] 不适用
      BJ8 fmca_dp_m2c_n[1] fmca_dp_m2c_n[1]
      BG7 fmca_dp_m2c_p[2] 不适用
      BG8 fmca_dp_m2c_n[2]
      BE7 fmca_dp_m2c_p[3]
      BE8 fmca_dp_m2c_n[3]
    Merging of Reconfiguration Interfaces（重配置接口合并） XCVR_RECONFIG_GROUP 1 使能 使能 使能
    表 29.  Bitec FMC Revision 11的管脚分配
    DisplayPort 管脚位置

    ( 英特尔® Stratix® 10 Development Kit)

    		Four Lanes（4 Lane） Two Lanes（2 Lane） One Lane（1 Lane）
    Source BJ4 fmca_dp_c2m_p[0] fmca_dp_c2m_p[0] fmca_dp_c2m_p[0]
    BJ5 fmca_dp_c2m_n[0] fmca_dp_c2m_n[0] fmca_dp_c2m_n[0]
    BF5 fmca_dp_c2m_p[1] fmca_dp_c2m_p[1] 不适用
    BF6 fmca_dp_c2m_n[1] fmca_dp_c2m_n[1]
    BG3 fmca_dp_c2m_p[2] 不适用
    BG4 fmca_dp_c2m_n[2]
    BE3 fmca_dp_c2m_p[3]
    BE4 fmca_dp_c2m_n[3]
    Sink BH9 fmca_dp_m2c_p[0] 不适用 不适用
    BH10 fmca_dp_m2c_n[0]
    BJ7 fmca_dp_m2c_p[1]
    BJ8 fmca_dp_m2c_n[1]
    BG7 fmca_dp_m2c_p[2] fmca_dp_m2c_p[0]
    BG8 fmca_dp_m2c_n[2] fmca_dp_m2c_n[0]
    BE7 fmca_dp_m2c_p[3] fmca_dp_m2c_p[1] fmca_dp_m2c_p[0]
    BE8 fmca_dp_m2c_n[3] fmca_dp_m2c_n[1] fmca_dp_m2c_n[0]
    Transceiver Avalon® Memory-Mapped Interface Group XCVR_RECONFIG_GROUP 使能 禁用 禁用
    注： 您可以在Assignment Editor中禁用不适用的管脚分配
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