仅对英特尔可见 — GUID: amj1658140642141
Ixiasoft
2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持
DisplayPort 2.0 IP提供针对20 Gbps (UHBR20)的初步支持。当前的 UHBR20设计实例提供以下内容:
- 支持静态20 Gbps链接速率。
- 不向后兼容所有其他Link Rate。
- 支持DisplayPort SST parallel loopback without PCR variant。
UHBR20设计实例的主要目的是确保在20 Gbps下运行干净的编译和时序。由于市场上没有DP2.0 USB Type-C子卡,英特尔尚未对 UHBR20进行硬件测试。
要支持DisplayPort 2.0 UHBR20数据速率:
- 请将MAX LINK RATE选择为20 Gbps以使能DisplayPort 2.0。
- 使能TX SUPPORT_IM_ENABLE以便生成不使用PCR的设计实例变体。
- 要支持该20 Gbps数据速率就需要一个100 MHz的新收发器refclk。
选择MAX_LINK_RATE 20 Gbps将SYMBOLS_PER_CLOCK固定在4。DisplayPort Intel FPGA IP对支持的MAX_LINK_RATE 20 Gbps输出每通道rx/tx_parallel_data为64位数据宽度。DisplayPort Intel FPGA IP将并行数据宽度分别重新映射成8B/10B通道编码数据路径和128B/132B通道编码数据路径。
默认情况下选择MAX_LINK_RATE 20 Gbps会启用RX_GPU_MODE。仅在GPU模式下支持DisplayPort 2.0 sink接收器,而该模式需要Nios®控制器和Software Sink API。
在software/dp_demo文件夹中,rx_utils.c更新了Sink DPCP capability寄存器来支持DisplayPort 2.0。下表列出了DPCD寄存器。
DPCD寄存器地址 | 比特 | 描述 | 设计实例默认值 |
---|---|---|---|
0x0006h/0x2206h | MAIN_LINK_CHANNEL_CODING_CAP
|
||
0 | 8b10b_DP_SUPPORTED 强制设置为1 |
1'b1 | |
1 | 128b132b_DP_SUPPORTED 针对支持128b/132b DP Link Layer的DPRX而设置 |
1’b1 | |
0x2215h | 128b132b_SUPPORTED_LINK_RATES 仅当128b132b_DP_SUPPORTED位在 MAIN_LINK_CHANNEL_CODING_CAP寄存器中被设置(DPCD 0x2206h[1] = 1)用于128b/132b DP Link Layer时有效。 |
||
0 | 10 Gbps per Lane Support 指示是否支持与UHBR10关联的链路速率。
|
1’b1 (支持 10Gbps) |
|
1 | 20 Gbps per Lane Support 指示是否支持与UHBR20关联的链路速率。
该支持为可选。 |
1’b1 (支持20 Gbps) | |
2 | 13.5 Gbps per Lane Support 指示是否支持与UHBR13.5关联的链路速率。
注释:对13.5 Gbps/lane的支持为可选,即使对于支持20 Gbps/ lane的DPRX也是如此。 |
1’b0( 不支持) | |
0x2216h | 128b132b_DP_TRAINING_AUX_RD_INTERVAL 仅对128b/132b DP Link Layer链路层有效。 |
||
6:1 | 128b132b_DP_TRAINING_AUX_RD_INTER VAL 通过SCR更新DP v2.0 Errata E10。 主链路训练序列期间的Link Status/Adjust Request读取间隔。 该间隔是 (128b132b_DP_TRAINING_AUX_RD_INTERVAL value + 1) × 128b132b_DP_TRAINING_AUX_RD_INTERVAL_UNIT 最大值为256毫秒。 |
7'h3F(选择128毫秒) | |
0 | 128b132b_DP_TRAINING_AUX_RD_INTER VAL_UNIT 通过SCR更新DP v2.0 Errata E10。
|
1’b1 |