DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.3. 设计组件

DisplayPort英特尔®FPGA IP设计实例需要这些组件。
表 12.  核心系统组件
模块 描述
Core System (Platform Designer)

核心系统由Nios II Processor及其必要组件、DisplayPort RX和TX内核子系统组成。

该系统提供的基本结构在单个Platform Designer系统内通过 Avalon® memory-mapped interface将Nios II处理器与DisplayPort英特尔®FPGA IP（RX和TX 实例）互连。

该系统包括：
  • CPU Sub-System
  • RX Sub-System
  • TX Sub-System
RX Sub-System (Platform Designer)
RX子系统包含：
  • Clock Source—DisplayPort RX内核的时钟源。该子系统集成了两个时钟源：100 MHz和16 MHz。
  • Reset Bridge—此复位桥接将外部信号连接到子系统。该桥接要先同步到对应的时钟源然后才能使用。
  • DisplayPort RX Core—DisplayPort Sink IP核，VESA DisplayPort Standard version 2.0。
  • Debug FIFO—此FIFO捕获所有DisplayPort RX 辅助（auxiliary）周期，并在Nios II Debug端接中打印出来。
  • PIO—并行IO，触发MSA采集，并在按下板上按钮（PB）时打印出来。
  • Avalon® memory-mapped Pipeline Bridge—该 Avalon® 存储器映射桥接将RX子系统内部组件与Core子系统中Nios II处理器之间的 Avalon® memory-mapped interface互连。
  • EDID—EDID RAM仅用于 将需要的EDID值储存在RAM中并连接到DisplayPort Sink IP核。该组件仅在禁用RX内核中的Enable GPU Control选项时才可以使用。
TX Sub-System (Platform Designer)
TX子系统包含：
  • Clock Source—DisplayPort TX内核的时钟源。该子系统集成了两个时钟源：100 MHz和16 MHz。
  • Reset Bridge—该复位桥接将外部信号连接到子系统。该桥接需要先同步到对应的时钟源才可用。
  • DisplayPort TX Core—DisplayPort Source IP核，VESA DisplayPort Standard version 2.0。
  • Debug FIFO—此FIFO采集所有DisplayPort TX辅助周期，并在Nios II Debug端接中打印出来。该组件仅在启用TX_AUX_DEBUG参数时才可用。
  • PIO—并行IO，触发软件（tx_utils.c）中的DPTX寄存器更新。
  • Avalon® memory-mapped Pipeline Bridge—该 Avalon® 存储器映射桥接将TX子系统内部组件与Core子系统中Nios II处理器之间的 Avalon® memory-mapped interface互连。
表 13.  DisplayPort RX PHY顶层和TX PHY顶层组件
模块 描述
RX PHY Top
RX PHY顶层由与接收器PHY层相关的组件组成。
  • Transceiver Native PHY (RX) - 该收发器块从外部视频源接收串行数据并将其解串后成为20位 （HBR2及以下）或40位 （HBR3和UHBR10）并行数据传输到DisplayPort sink接收器IP核。该模块最高支持4通道达到10 Gbps (UHBR10) 的数据速率。
  • Transceiver PHY Reset Controller——Reconfiguration Management模块触发该控制器的复位输入，根据复位顺序生成相应的模拟和数字复位信号到Transceiver Native PHY模块。
  • Reconfiguration Management—该模块重新配置和重新校准Transceiver Native PHY块，以支持的数据速率（RBR、HBR、HBR2、HBR3和UHBR10）接收串行数据。
TX PHY Top
TX PHY顶层由发送器PHY层的相关组件组成。
  • Transceiver Native PHY (TX)—收发器块，接收从DisplayPort英特尔®FPGA IP来的20-bit或者40-bit并行数据，并先将其串化再进行传输。该默块支持4通道最高达到10 Gbps (UHBR10)数据速率。
    注： 您必须将TX通道绑定模式设置为PMA and PCS bonding，并将PCS TX Channel bonding master参数设置为0（自动是默认值）
  • Transceiver PHY Reset Controller—TX Reconfiguration Management模块触发该控制器的复位输入，根据复位顺序生成相应的模拟和数字复位信号到Transceiver Native PHY模块。
  • TX Reconfiguration Management—该模块重新配置并重新校准Transceiver Native PHY和TX PLL块，以需要的数据速率（RBR，HBR，HBR2，HBR3和UHBR10）发送串行数据。
  • TX PLL—发送器PLL块为Transceiver Native PHY块提供快速串行快速时钟。对于DisplayPort英特尔®FPGA IP设计实例， 英特尔® 使用发送器小数分频PLL（FPLL）。
表 14.  环回顶层组件
模块 描述
Pixel Clock Recovery (PCR)

该模块恢复像素时钟（源自DisplayPort Sink MSA信息）。PCR动态检测接收到的视频格式并恢复相应的像素时钟。

该模块还集成了一个DCFIFO作为来自接收器和发送器时钟域的视频数据缓冲器。此模块仅支持最高达到8Kp30的分辨率。

注： 如果您使用自己的恢复逻辑或任何Video and Image Processing (VIP) IP核，则您的设计可能不需要PCR。
表 15.  顶层通用模块
模块 描述
Transceiver Arbiter

当同一物理通道内的RX或TX收发器需要重配置时，此通用功能块可防止收发器同时重新校准。同时重新校准会影响将同一通道内的RX和TX收发器分配给独立IP实现的应用。

该收发器仲裁器是对建议的解决方案—将单工TX和单工RX合并到同一物理通道的扩展。该收发器仲裁器还能协助针对同一物理通道中单工RX和TX收发器的合并与仲裁 Avalon® 存储器映射RX和TX重配置请求，因为收发器的重配置对接端口仅允许依次序访问。如果通道中只有RX或TX收发器时，则无需使用收发器仲裁器。

收发器仲裁器通过它的 Avalon® 存储器映射的重配置接口识别一个重配置的请求者，并确保对应的tx_reconfig_cal_busy或rx_reconfig_cal_busy被相应地门控。

IOPLL

IOPLL生成常规源时钟：DisplayPort系统的dp_rx_vid_clkout和clk_16 (16 MHz)。

  • dp_rx_vid_clkout—用作视频数据流的RX内核视频时钟 和PCR视频输入时钟。
  • clk_16—用作DisplayPort辅助时钟和PCR参考时钟。
二级标题