DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

下载 PDF
ID 683887
日期 9/14/2022
Public
文档目录
文档目录 x
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.5. 接口信号和参数

下表列出了DisplayPort英特尔®FPGA IP设计实例的信号核参数。
表 17.  顶层信号
信号 方向 宽度 描述
板上振荡器信号
refclk1_p

输入

 1

100 MHz时钟源，用作IOPLL参考时钟和 Avalon® 存储器映射管理时钟

用户按钮和LED
user_pb[0]

输入

 1

在调试期间按下按钮触发MSA打印输出
user_pb[2]

输入

 1

按下按钮切换到下一视频流，用于使用PCR的MST并行环回设计实例。
cpu_resetn

输入

 1

Global reset
user_led_g 输出 4

红色LED显示

注： 请参阅硬件设置了解板上用户LED功能。
user_led_r 输出 4

绿色LED显示

注： 请参阅硬件设置了解板上用户LED功能。
FMC端口A上的DisplayPort FMC子卡管脚
fmca_gbtclk_m2c_p

输入

1

从FMC端口A来的135 MHz专用收发器参考时钟
fmca_dp_m2c_p

输入

 N
DisplayPort RX串行数据
注： N = RX最大lane数
fmca_dp_c2m_p

输出

 N
DisplayPort TX串行数据
注： N = TX最大lane数
fmca_la_tx_p_10

输入

 1
DisplayPort RX电缆检测
  • 1 = 检测到电缆
  • 0 = 未检测到电缆
fmca_la_rx_n_8

输入

 1
DisplayPort RX电源检测
  • 1 = 检测到电源
  • 0 = 未检测到电源
fmca_la_tx_n_9

输入

 1

DisplayPort RX Aux In
fmca_la_rx_n_6

输出

 1

DisplayPort RX Aux Out
fmca_la_tx_p_9

输出

 1

DisplayPort RX Aux OE
fmca_la_rx_p_6

输出

 1
DisplayPort RX HPD
  • 1 = HPD被置位
  • 0 = HPD解除置位
fmca_la_rx_n_9

输入

 1
DisplayPort TX HPD
  • 1 = HPD被置位
  • 0 = HPD解除置位
fmca_la_tx_p_12

输入

 1

DisplayPort TX Aux In
fmca_la_rx_p_10

输出

 1

DisplayPort TX Aux Out
fmca_la_rx_n_10

输出

 1

DisplayPort TX Aux OE
fmca_la_tx_n_12

输出

 1

TX CAD用于Bitec FMC Rev. 8
fmca_la_tx_p_14

输出

 1

TX CAD用于Bitec FMC Rev. 10和11
FMC板载重定时器重配置接口
fmca_la_tx_p_0

输入/输出

 1

Bitec FMC Rev. 10: PS8460_SDA

Bitec FMC Rev. 11: MCDP6000_SDA
fmca_la_tx_n_0

输入/输出

 1

Bitec FMC Rev. 10: PS8460_SCL

Bitec FMC Rev. 11: MCDP6000_SDL
fmca_la_rx_p_0

输出

 1

Bitec FMC Rev. 10: PS8460_EQ0

Bitec FMC Rev. 11: 未使用
fmca_la_rx_n_0 输出 1

Bitec FMC Rev. 10: PS8460_EQ1

Bitec FMC Rev. 11: 未使用
fmca_la_tx_p_1 输出 1

Bitec FMC Rev. 10: PS8460_PDN

Bitec FMC Rev. 11: 未使用
fmca_la_tx_n_1 输出 1

Bitec FMC Rev. 10: PS8460_CFG0

Bitec FMC Rev. 11: 未使用
fmca_la_tx_p_2 输出 1

Bitec FMC Rev. 10: PS8460_CFG1

Bitec FMC Rev. 11: 未使用
fmca_la_tx_n_2 输出 1

Bitec FMC Rev. 10: PS8460_CFG2

Bitec FMC Rev. 11: 未使用
表 18.   DisplayPort英特尔®FPGA IP信号（Platform Designer系统）
信号 方向 宽度 描述
时钟和复位
clk_100_in_clk

输入

 1

100 MHz时钟，输入到CPU子系统
cpu_reset_bridge_in_reset_n

输入

 1

复位CPU子系统（低电平有效）
DisplayPort RX信号
dp_rx_reset_bridge_in_reset_n

输入

 1

复位RX子系统（低电平有效）
dp_rx_clk_16_in_clk

输入

 1

RX辅助时钟 (16 MHz)
dp_rx_dp_sink_clk_cal

输入

 1

RX重配置器校准时钟
dp_rx_pio_0_in_port

输入

 1

用于调试目的按钮IO
dp_rx_dp_sink_rx_audio_valid

输出

 1
RX音频接口
注： M = RX音频通道
dp_rx_dp_sink_rx_audio_mute

输出

 1
dp_rx_dp_sink_rx_audio_infoframe

输出

 40
dp_rx_dp_sink_rx_audio_lpcm_data

输出

 M*32
dp_rx_dp_sink_rx_aux_in

输入

 1

RX辅助接口
dp_rx_dp_sink_rx_aux_out

输出

 1
dp_rx_dp_sink_rx_aux_oe

输出

 1
dp_rx_dp_sink_rx_hpd

输出

 1

RX HPD
dp_rx_dp_sink_rx_cable_detect

输入

 1

RX电缆检测（高电平有效）
dp_rx_dp_sink_rx_pwr_detect

输入

 1

RX电源检测（高电平有效）
dp_rx_dp_sink_rx_msa

输出

 217

DisplayPort RX MSA
dp_rx_dp_sink_rx_lane_count

输出

 5

DisplayPort RX lane数
dp_rx_dp_sink_rx_link_rate_8bits

输出

 8

RX Link Rate 8位指示器，用于收发器重配置管理

  • RBR: 0x06
  • HBR: 0x0A
  • HBR2: 0x14
  • HBR3: 0x1E
  • UHBR10: 0x01
dp_rx_dp_sink_rx_ss_valid

输出

 1

DisplayPort RX secondary（下游）流接口
dp_rx_dp_sink_rx_ss_data

输出

 160
dp_rx_dp_sink_rx_ss_sop

输出

 1
dp_rx_dp_sink_rx_ss_eop

输出

 1
dp_rx_dp_sink_rx_ss_clk

输出

 1
dp_rx_dp_sink_rx_stream_valid

输出

 1
RX后置扰码器流数据。用于调试目的。
注： S = 每个时钟的 RX符号
dp_rx_dp_sink_rx_stream_clk

输出

 1
dp_rx_dp_sink_rx_stream_data

输出

 S*32
dp_rx_dp_sink_rx_stream_ctrl

输出

 S*4
dp_rx_dp_sink_rx_vid_clk

输入

 1
DisplayPort RX视频流接口。
注： B = 每个颜色的RX位， P = 每个时钟的RX像素
dp_rx_dp_sink_rx_vid_sol

输出

 1
dp_rx_dp_sink_rx_vid_eol

输出

 1
dp_rx_dp_sink_rx_vid_sof

输出

 1
dp_rx_dp_sink_rx_vid_eof

输出

 1
dp_rx_dp_sink_rx_vid_locked

输出

 1
dp_rx_dp_sink_rx_vid_interlace

输出

 1
dp_rx_dp_sink_rx_vid_field

输出

 1
dp_rx_dp_sink_rx_vid_overflow

输出

 1
dp_rx_dp_sink_rx_vid_data

输出

 B*P*3
dp_rx_dp_sink_rx_vid_valid

输出

 P
dp_rx_dp_sink_rx_parallel_data

输入

 N *S*10
从RX Native PHY来的DisplayPort并行数据
注： N = RX最大lane数，S = 每个时钟的RX符号
dp_rx_dp_sink_rx_std_clkout

输入

 N
从RX Native PHY的CDR时钟输出
注： N = RX最大lane数
dp_rx_dp_sink_rx_restart

输出

 1

当RX数据失去对齐时，向RX Native PHY复位控制器的复位信号。由 DisplayPort RX内核触发。
dp_rx_dp_sink_rx_reconfig_req

输出

 1
到RX重配置管理模块的收发器重配置接口
注： N = RX最大lane数
dp_rx_dp_sink_rx_reconfig_ack

输入

 1
dp_rx_dp_sink_rx_reconfig_busy

输入

 1
dp_rx_dp_sink_rx_bitslip

输出

 N
dp_rx_dp_sink_rx_cal_busy 输入 N
dp_rx_dp_sink_rx_analogreset

输出

 N
dp_rx_dp_sink_rx_digitalreset

输出

 N
dp_rx_dp_sink_rx_is_lockedtoref

输入

 N
dp_rx_dp_sink_rx_is_lockedtodata

输入

 N
dp_rx_dp_sink_rx_set_locktoref

输出

 N
dp_rx_dp_sink_rx_set_locktodata

输出

 N
DisplayPort TX信号
dp_tx_reset_bridge_in_reset_n

输入

1

TX子系统的复位信号
dp_tx_clk_16_in_clk

输入

 1

TX辅助时钟 (16 MHz)
dp_tx_dp_source_clk_cal

输入

 1

TX重配置校准时钟
dp_tx_dp_source_tx_audio_valid

输入

 1
TX音频通道接口
注： M = TX音频通道
dp_tx_dp_source_tx_audio_mute

输入

 1
dp_tx_dp_source_tx_audio_lpcm_data

输入

 M*32
dp_tx_dp_source_tx_audio_clk

输入

 1
dp_tx_dp_source_tx_aux_in

输入

 1

TX辅助接口
dp_tx_dp_source_tx_aux_out

输出

 1
dp_tx_dp_source_tx_aux_oe

输出

 1
dp_tx_dp_source_tx_hpd

输入

 1

TX HPD
dp_tx_dp_source_tx_link_rate_8bits

输出

 8

TX Link Rate 8位指示器，用于收发器重配置管理

  • RBR: 0x06
  • HBR: 0x0A
  • HBR2: 0x14
  • HBR3: 0x1E
  • UHBR10: 0x01
dp_tx_dp_source_tx_ss_ready

输出

 1

DisplayPort TX secondary（下游）流接口
dp_tx_dp_source_tx_ss_valid

输入

 1
dp_tx_dp_source_tx_ss_data

输入

 128
dp_tx_dp_source_tx_ss_sop

输入

 1
dp_tx_dp_source_tx_ss_eop

输入

 1
dp_tx_dp_source_tx_ss_clk

输出

 1
dp_tx_dp_source_tx_vid_clk

输入

 1
DisplayPort TX视频流（VYSNC/HSYNC/DE）接口（仅当TX_SUPPORT_IM_ENABLE = 0时才被使用）
注： B = 每个颜色的TX位，P = 每个时钟的TX像素。
dp_tx_dp_source_tx_vid_data

输入

 B*P*3
dp_tx_dp_source_tx_vid_v_sync

输入

 P
dp_tx_dp_source_tx_vid_h_sync

输入

 P
dp_tx_dp_source_tx_vid_de

输入

 P
dp_tx_dp_source_tx_im_clk

输入

 1
DisplayPort TX视频图像流（VYSNC/HSYNC/DE）接口（仅当TX_SUPPORT_IM_ENABLE = 1时才被使用）
注： B = 每个颜色的TX位，P = 每个时钟的TX像素。
dp_tx_dp_source_tx_im_sol

输入

 1
dp_tx_dp_source_tx_im_eol

输入

 1
dp_tx_dp_source_tx_im_sof

输入

 1
dp_tx_dp_source_tx_im_eof

输入

 1
dp_tx_dp_source_tx_im_data

输入

 B*P*3
dp_tx_dp_source_tx_im_valid

输入

 1
dp_tx_dp_source_tx_im_locked

输入

 1
dp_tx_dp_source_tx_im_interlace

输入

 1
dp_tx_dp_source_tx_im_field

输入

 1
dp_tx_dp_source_tx_parallel_data

输出

 N*S*10
到TX Native PHY的DisplayPort并行数据
注： N = TX最大lane数，S = 每个时钟的TX符号
dp_tx_dp_source_tx_std_clkout

输入

 N
TX Native PHY时钟输出
注： N = TX最大lane数
dp_tx_dp_source_tx_pll_locked

输入

 1

TX PLL锁定指示器
dp_tx_dp_source_tx_reconfig_req

输出

 1
到TX重配置管理模块的收发器重配置接口
注： N = TX最大lane数
dp_tx_dp_source_tx_reconfig_ack

输入

 1
dp_tx_dp_source_tx_reconfig_busy

输入

 1
dp_tx_dp_source_tx_pll_powerdown

输出

 1
dp_tx_dp_source_tx_analog_reconfig_req

输出

 1
dp_tx_dp_source_tx_analog_reconfig_ack

输入

 1
dp_tx_dp_source_tx_analog_reconfig_busy

输入

 1
dp_tx_dp_source_tx_vod

输出

 N*2
dp_tx_dp_source_tx_emp

输出

 N*2
dp_tx_dp_source_tx_analogreset

输出

 N
dp_tx_dp_source_tx_digitalreset

输出

 N
dp_tx_dp_source_tx_cal_busy

输入

 N
表 19.  RX PHY顶层信号
信号 方向 宽度 描述
rx_cdr_refclk

输入

 1

RX Native PHY CDR参考时钟。本设计实例使用135 MHz。
dp_rx_clk_cal

输出

 1

50 MHz DisplayPort RX重配置校准时钟。该时钟必须与rcfg_mgmt_clk同步。

rx_cdr_resetn

输入

 1

RX Native PHY复位（低电平有效）
video_pll_locked

输入

 1

该信号指示视频PLL（视频时钟和clk16）稳定并已锁定。用作DisplayPort英特尔®FPGA IP和收发器的复位信号。

dp_rx_link_rate_8bits

输入

 8

RX Link Rate指示器，用于收发器重配置管理
rx_rcfg_mgmt_reset

输入

 1

RX重配置复位
rx_rcfg_mgmt_clk

输入

 1

RX重配置管理时钟 (100 MHz)
rx_rcfg_en

输出

 1

RX重配置使能信号
rx_rcfg_write

输出

 1
重配置与Transceiver Arbiter交互的 Avalon® 存储器映射接口
注： N = RX最大通道数（1、2或4）
rx_rcfg_read

输出

 1
rx_rcfg_address

输出

 12
rx_rcfg_writedata

输出

 32
rx_rcfg_readdata

输入

 32
rx_rcfg_waitrequest

输入

 1
rx_rcfg_cal_busy

输入

 N
gxb_rx_rcfg_write

输入

 N
重配置Transceiver Arbiter的 Avalon® 存储器映射接口
注： N = RX最大lane数（1、2或4）
gxb_rx_rcfg_read

输入

 N
gxb_rx_rcfg_address

输入

 N*10
gxb_rx_rcfg_writedata

输入

 N*32
gxb_rx_rcfg_readdata

输出

 N*32
gxb_rx_rcfg_waitrequest

输出

 N
gxb_rx_rcfg_cal_busy

输出

 N
gxb_rx_clkout

输出

 N
RX Native PHY CDR时钟输出
注： N = RX最大lane数（1、2或4）
gxb_rx_serial_data

输入

 N
到RX Native PHY的DisplayPort串行数据
注： N = RX最大lane数（1、2或4）
dp_rx_parallel_data

输出

 N*S*10
到DisplayPort RX内核的DisplayPort并行数据
注： N = RX最大lane数（1、2或4），S = 每个时钟的RX符号(2或4)
dp_rx_restart

输入

 1

当文件RX数据失去对齐时，对RX Native PHY Reset控制器的复位信号。由DisplayPort RX内核触发。
dp_rx_rcfg_req

输入

 1
从DisplayPort RX内核输出的Transceiver Reconfiguration接口
注： N = RX最大lane数（1、2或4）
dp_rx_rcfg_ack

输出

 1
dp_rx_rcfg_busy

输出

 1
dp_rx_is_lockedtoref

输出

 N
dp_rx_is_lockedtodata

输出

 N
dp_rx_bitslip

输入

 N
dp_rx_cal_busy

输出

 1
dp_rx_set_locktoref

输入

 N
dp_rx_set_locktodata

输入

 N
表 20.  TX PHY顶层信号
信号 方向 宽度 描述
tx_pll_refclk

输入

 1

TX收发器PLL参考时钟。本设计实例使用135 MHz。
dp_tx_clk_cal

输出

 1

50 MHz DisplayPort TX重配置校准时钟。该时钟必须与rcfg_mgmt_clk同步。

tx_pll_resetn

输入

 1

TX收发器PLL复位（低电平有效）
video_pll_locked

输入

 1

该信号指示视频PLL（视频时钟和clk16）稳定并已锁定。用作DisplayPort英特尔®FPGA IP和收发器的复位信号。

tx_cad

输出

 1

驱动到FMC卡TX CAD。绑定到0。
dp_tx_link_rate_8bits

输入

 8

TX Link Rate指示器，用于收发器重配置管理。

  • RBR: 0x06
  • HBR: 0x0A
  • HBR2: 0x14
  • HBR3: 0x1E
  • UHBR10: 0x01
tx_rcfg_mgmt_reset

输入

 1

TX重配置复位
tx_rcfg_mgmt_clk

输入

 1

TX重配置管理时钟（100 MHz）
tx_rcfg_en

输出

 1

TX重配置使能信号
tx_rcfg_write

输出

 1
重配置连接到Transceiver Arbiter的 Avalon® 存储器映射接口
注： N = TX最大lane数（1、2或4）
tx_rcfg_read

输出

 1
tx_rcfg_address

输出

 12
tx_rcfg_writedata

输出

 32
tx_rcfg_readdata

输入

 32
tx_rcfg_waitrequest

输入

 1
tx_rcfg_cal_busy

输入

 N
gxb_tx_rcfg_write

输入

 N
重配置Transceiver Arbiter的 Avalon® 存储器映射接口
注： N = TX最大lane数（1、2或4）
gxb_tx_rcfg_read

输入

 N
gxb_tx_rcfg_address

输入

 N*10
gxb_tx_rcfg_writedata

输入

 N*32
gxb_tx_rcfg_readdata

输出

 N*32
gxb_tx_rcfg_waitrequest

输出

 N
gxb_tx_rcfg_cal_busy

输出

 N
gxb_tx_clkout

输出

 N
收发器时钟输出
注： N = TX最大lane数（1、2或4）
gxb_tx_serial_data

输出

 N
从收发器来的DisplayPort串行数据
注： N = TX 最大通道数
dp_tx_parallel_data

输入

 N*S*10
从DisplayPort TX内核输入的DisplayPort并行数据
注： N = TX最大lane数（1、2或4），S = 每个时钟的TX符号(2或4)
dp_tx_rcfg_req

输入

 1
从DisplayPort TX内核输入的Transceiver Reconfiguration接口
注： N = RX最大lane数（1、2或4）
dp_tx_rcfg_ack

输出

 1
dp_tx_rcfg_vod

输入

 8
dp_tx_rcfg_emp

输入

 8
dp_txpll_rcfg_req

输入

 1
dp_txpll_rcfg_ack

输出

 1
dp_tx_rcfg_busy

输出

 1
dp_txpll_powerdown

输入

 1
dp_tx_cal_busy

输出

 N
dp_txpll_locked

输出

 1
表 21.  收发器仲裁器信号
信号 方向 宽度 描述
clk

输入

 1

重配置时钟。此时钟必须与重配置管理模块共享同一时钟。
reset

输入

 1

复位信号。此复位必须与重配置管理模块共享同一复位。
rx_rcfg_en

输入

 1

RX重配置使能信号
tx_rcfg_en

输入

 1

TX重配置使能信号
rx_rcfg_ch

输入

 2

指示RX内核上需要重配置的通道。此信号必须始终保持置位。
tx_rcfg_ch

输入

 2

指示TX内核上需要重配置的通道。此信号必须始终保持置位。
rx_reconfig_mgmt_write

输入

 1

RX重配置管理的重配置 Avalon® 储存器映射接口

rx_reconfig_mgmt_read

输入

 1
rx_reconfig_mgmt_address

输入

 10
rx_reconfig_mgmt_writedata

输入

 32
rx_reconfig_mgmt_readdata

输出

 32
rx_reconfig_mgmt_waitrequest

输出

 1
tx_reconfig_mgmt_write

输入

 1

TX重配置管理的重配置 Avalon® 储存器映射接口

tx_reconfig_mgmt_read

输入

 1
tx_reconfig_mgmt_address

输入

 10
tx_reconfig_mgmt_writedata

输入

 32
tx_reconfig_mgmt_readdata

输出

 32
tx_reconfig_mgmt_waitrequest

输出

 1
reconfig_write[0]

输出

 1

连接到收发器的重配置 Avalon® 储存器映射接口

reconfig_read

输出

 1
reconfig_address

输出

 10
reconfig_writedata

输出

 32
rx_reconfig_readdata

输入

 32
rx_reconfig_waitrequest

输入

 1
tx_reconfig_readdata

输入

 1
tx_reconfig_waitrequest

输入

 1
rx_cal_busy

输入

 1

RX收发器的校准状态信号
tx_cal_busy

输入

 1

TX收发器的校准状态信号
rx_reconfig_cal_busy

输出

 1

到RX收发器PHY复位控制的校准状态信号
tx_reconfig_cal_busy

输出

 1

到TX收发器PHY复位控制的校准状态信号
表 22.  像素时钟恢复信号

动态生成设计实例中的PCR模块是一个增强型版本，其中使用了2个小数分频PLL（FPLL）。
信号 方向 宽度 描述
areset

输入

 1

PCR复位
clk

输入

 1

控制循环时钟（16 MHz）
clk_135

输入

 1

135 MHz时钟
rx_link_clk

输入

 1

RX Native PHY CDR时钟输出
rx_link_rate

输入

 2

RX链路速率2位指示器
rx_msa

输入

 217

RX MSA
vidin_clk

输入

 1

RX视频时钟。

如果MAX_LINK_RATE = HBR2，PIXELS_PER_CLOCK = Dual，使用300 MHz。否则，固定为160MHz。

vidin_data

输入

 B*P*3
从RX内核输入的RX视频流接口
注： B = 每个颜色的RX位， P = 每个时钟的RX像素。
vidin_valid

输入

 1
vidin_locked

输入

 1
vidin_sof

输入

 1
vidin_eof

输入

 1
vidin_sol

输入

 1
vidin_eol

输入

 1
rec_clk

输出

 1

已重新构建/已恢复的视频时钟
rec_clk_x2

输出

 1

已重新构建/已恢复的视频时钟（快2倍）；不曾使用
vidout

输出

 B*P*3
TX视频流接口
注： B = 每个颜色的TX位，P = 每个时钟的TX像素。
hsync

输出

 1
vsync

输出

 1
de

输出

 1
field2

输出

 1
表 23.  像素时钟恢复参数您可以使用这些参数来配置时钟恢复内核。
参数 默认值 描述
PIXELS_PER_CLOCK 1

指定每个时钟周期从DisplayPort RX内核（1、2或4）并行收集多少像素。
BPP 24

指定单个像素的宽度（以位为单位）。

每个像素1位相当于每个颜色3*位。
CLK_PERIOD_NS 10

指定连接到端口的时钟信号的周期（以纳秒为单位）。在此设计实例中，使用的值为62。
DEVICE_FAMILY 英特尔® Stratix® 10

标识所使用器件的系列。
FIXED_NVID 0

指定DisplayPort RX接收的所使用视频时钟的配置。

  • 1，如果GPU NVID固定为'h8000
  • 0，如果GPU NVID不固定

如果您需要PCR与任何GPU交互操作，请选择0。

如果要优化资源请选择 1，但请注意，此选项可能不适用于某些 GPU。
二级标题