DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

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ID 683887
日期 9/14/2022
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文档目录 x
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.4. 时钟方案

该时钟方案显示了DisplayPort英特尔®FPGA IP设计实例中的时钟域。
图 9.  DisplayPort英特尔®FPGA IP设计实例时钟方案
表 16.  时钟方案信号
时钟 设计中的信号名称 描述
TX PLL Refclock tx_pll_refclk

135 MHz TX PLL参考时钟，可被所有DisplayPort 1.4数据速率（1.62 Gbps、2.7 Gbps和8.1 Gbps）的收发器整除。

注： TX PLL refclock的参考时钟源位于HSSI refclk管脚。
TX PLL Refclock2 tx_pll_refclk2

100 MHz TX PLL参考时钟，可被所有DisplayPort 2.0 10Gbps数据速率的收发器整除。

注： TX PLL refclock的参考时钟源位于HSSI refclk管脚。
TX Transceiver Clockout gxb_tx_clkout

从收发器恢复的TX时钟，频率根据数据速率和每个时钟的符号而变化。
数据速率 每个时钟/PMA宽度的符号 频率（MHz）

RBR (1.62 Gbps)

Dual (20 bits)

 81
Quad (40 bits) 40.5

HBR (2.7 Gbps)

 Dual (20 bits) 135
Quad (40 bits) 67.5

HBR2 (5.4 Gbps)

 Dual (20 bits) 270
Quad (40 bits) 135

HBR3 (8.1 Gbps)

 Quad (40 bits) 202.5
UHBR10 (10 Gbps) N/A (32 bits) 312.5
 
TX PLL Serial Clock gxb_tx_bonding_clocks

TX PLL生成的串行快速时钟。该时钟的频率根据数据速率设置。
RX Refclock rx_cdr_refclk

135 MHz收发器时钟数据恢复（CDR）参考时钟，可被所有DisplayPort 14数据速率（1.62 Gbps、2.7 Gbps、5.4 Gbps和8.1 Gbps）的收发器整除。

注： RX refclock的参考时钟源位于HSSI refclk管脚。
RX Refclock2 rx_cdr_refclk2

100 MHz收发器时钟数据恢复 (CDR) 参考时钟，可被DisplayPort 2.0 10 Gbps数据速率的收发器整除。

注： RX refclock的参考时钟源位于HSSI refclk管脚。
RX Transceiver Clockout gxb_rx_clkout

从收发器恢复的RX时钟，频率根据数据速率和每个时钟的符号而变化。
数据速率 每个时钟/PMA宽度的符号 频率（MHz）

RBR (1.62 Gbps)

Dual (20 bits)

 81
Quad (40 bits) 40.5

HBR (2.7 Gbps)

 Dual (20 bits) 135
Quad (40 bits) 67.5

HBR2 (5.4 Gbps)

 Dual (20 bits) 270
Quad (40 bits) 135

HBR3 (8.1 Gbps)

 Quad (40 bits) 202.5
UHBR10 (10 Gbps) N/A (32 bits) 312.5
 
Management Clock rx_rcfg_mgmt_clk

tx_rcfg_mgmt_clk

自由运行的100 MHz时钟，用于收发器复位序列中重配置和PHY复位控制的两个 Avalon® memory-mapped interface。

组件 需要的频率(MHz)
Avalon® 存储器映射重新配置 100 – 125
收发器PHY复位控制器 1 – 500
 
Audio Clock dp_audio_clk

DisplayPort语音时钟。
16 MHz时钟 clk_16

16 MHz的时钟用于编码和解码DisplayPort英特尔®FPGA IP source和sink接收器IP核辅助通道的时钟。该时钟还用作Pixel Clock模块中小数分频计算的参考时钟。

Calibration Clock dp_rx_clk_cal

dp_tx_clk_cal

50 MHz校准时钟输入，必须与Transceiver Reconfiguration 模块的时钟同步。该时钟用于DisplayPort英特尔®FPGA IP核的重配置逻辑。

RX Video Clock dp_rx_vid_clkout

DisplayPort sink接收器的视频时钟用于视频数据流计时。

如果MAX_LINK_RATE = HBR2，PIXELS_PER_CLOCK =Dual，视频时钟使用300 MHz。否则，固定为160MHz。

TX Video Clock tx_vid_clk

从反映实际视频时钟频率的PCR模块恢复的视频时钟。

当DisplayPort source源的TX_SUPPORT_IM_ENABLE = 0时使用该时钟。

TX IM Clock tx_im_clk

DisplayPort source源的视频时钟，为视频数据流计时。必须与本设计中的RX视频时钟相同。

当DisplayPort source源的TX_SUPPORT_IM_ENABLE = 1时使用该时钟。

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