DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南

下载 PDF
ID 683887
日期 9/14/2022
Public
文档目录
文档目录 x
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 2. 并行环回 设计实例 3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档 5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. DisplayPort英特尔®FPGA IP设计实例参数
1.5. 编译和测试设计 x
1.5.1. 重新生成ELF文件
2. 并行环回 设计实例 x
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 2.3. 设计组件 2.4. 时钟方案 2.5. 接口信号和参数 2.6. 硬件设置 2.7. 仿真测试台 2.8. DisplayPort收发器重配置流程 2.9. 收发器Lane的配置
2.1. 英特尔® Stratix® 10 DisplayPort SST并行环回设计特性 x
2.1.1. DisplayPort 2.0 UHBR10 (10 Gbps)数据速率支持 2.1.2. DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持 2.1.3. 启用自适应同步支持
2.2. 英特尔® Stratix® 10 DisplayPort SST TX-only（仅TX）或着 RX-only（仅RX）设计特性 x
2.2.1. 英特尔® Stratix® 10 DisplayPort SST TX-only设计特性 2.2.2. 英特尔® Stratix® 10 DisplayPort SST RX-only设计特性
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例 x
3.1. 高带宽数字内容保护(HDCP) 3.2. 使用DisplayPort的HDCP设计实例架构 3.3. Nios II处理器软件流程 3.4. 设计预排（Design Walkthrough） 3.5. FPGA设计中嵌入的加密密钥保护 3.6. 调试指南
3.4. 设计预排（Design Walkthrough） x
3.4.1. 设置硬件 3.4.2. 生成设计 3.4.3. 包含HDCP产品密钥 3.4.4. 编译设计 3.4.5. 查看结果
3.4.3. 包含HDCP产品密钥 x
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) 3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
3.4.3.1. 将纯HDCP产品密钥存储在FPGA中 (Support HDCP Key Management = 0) (chpt 3.4.3.1) x
3.4.3.1.1. 从DCP秘钥文件来的HDCP秘钥映射 3.4.3.1.2. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 3.4.3.1.3. hdcp2x_rx_kmem.v文件 3.4.3.1.4. hdcp2x_tx_kmem.v文件
3.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1) x
3.4.3.2.1. 英特尔KEYENC 3.4.3.2.2. 密钥下载配置工具（Programmer）
3.4.5. 查看结果 x
3.4.5.1. LED功能
3.5. FPGA设计中嵌入的加密密钥保护 x
3.5.1. 安全考量
3.6. 调试指南 x
3.6.1. HDCP状态信号 3.6.2. 修改HDCP软件参数 3.6.3. 常见问题解答(FAQ)
1. DisplayPort英特尔®FPGA IP设计实例快速入门指南
2. 并行环回 设计实例
3. 英特尔® Stratix® 10 器件通过DisplayPort的HDCP设计实例
4. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南存档
5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

5. DisplayPort 英特尔® Stratix® 10 FPGA IP设计实例用户指南修订历史

文档版本 英特尔® Quartus® Prime版本 英特尔® FPGA IP版本 修订内容
2022.09.14 22.2 20.0.1 添加了对仅DisplayPort SST TX和仅DisplayPort SST RX设计实例的支持。这些设计实例从英特尔Quartus Prime软件版本22.1开始可用。
2022.09.02 22.2 20.0.1 添加了DisplayPort 2.0 UHBR20 (20 Gbps) 数据速率支持部分。
2022.01.07 21.4 20.0.0
  • 添加了DisplayPort 2.0 UHBR10 (10 Gbps) 数据速率支持部分。
  • 在表： 英特尔® Stratix® 10 器件DisplayPort英特尔®FPGA IP设计实例中添加了UHBR10数据速率。
  • 在仿真试验台部分对DisplayPort 2.0设计添加了注释
  • 在 英特尔® Stratix® 10 器件中使用DisplayPort的HDCP设计实例部分对HDCP功能添加了注释。
  • 更新了DisplayPort 收发器重配置流程部分。
  • 更新了表：核心系统组件中的VESA DisplayPort Standard版本。
  • 更新了表：DisplayPort RX PHY顶部和TX PHY顶部组件中 RX PHY Top和 TX PHY Top模块的描述。
  • 更新了表：时钟方案信号以包括以下更新：
    • 添加了 TX PLL Refclock2和RX Refclock2。
    • 更新了TX PLL refclock、TX transceiver clockout、RX refclock和RX transceiver clockout的描述。
  • 更新了表： DisplayPort英特尔®FPGA IP 信号 (Platform Designer 系统）中的dp_rx_dp_sink_rx_link_rate_8bits和dp_tx_dp_source_tx_link_rate_8bits信号以包括UHBR10。
  • 更新了表：TX PHY顶层信号中的dp_tx_link_rate_8bits信号以包括UHBR10。
  • 更新了图： DisplayPort英特尔®FPGA IP设计实例时钟方案。
  • 更新图：收发器重配置流程图。
  • 从表： DisplayPort英特尔®FPGA IP信号（Platform Designer System）中删除了dp_rx_dp_sink_rx_link_rate和dp_tx_dp_source_tx_link_rate信号。
2021.11.12 21.3 19.4.0
  • 将FPGA设计中嵌入的加密密钥的保护中的AN556更换为英特尔Stratix 10器件安全用户指南。
  • 更新了将已加密的HDCP产品密钥存储在外部闪存或EEPROM (Support HDCP Key Management = 1)子小节以描述新的密钥加密软件实用工具（KEYENC）。
  • 删除了以下图示：
    • Data array of Facsimile Key R1 for RX Private Key
    • Data arrays of HDCP Production Keys (Placeholder)
    • Data array of HDCP Protection Key (Predefined key)
    • HDCP protection key initialized in hdcp2x_tx_kmem.mif
    • HDCP protection key initialized in hdcp1x_rx_kmem.mif
    • HDCP protection key initialized in hdcp1x_tx_kmem.mif
  • 将子小节从DCP密钥文件的HDCP密钥映射从调试指南移动到将纯HDCP生产密钥（支持 HDCP 密钥管理 = 0）存储到FPGA中。
2021.09.15 21.1 19.4.0 删除了对ncsim的引用
2021.05.11 21.1 19.4.0
  • 在对图：HDCP Over DisplayPort Design Example Block Diagram的描述中添加了SUPPORT HDCP KEY MANAGEMENT = 1。
  • 在HDCP over DisplayPort design example in Design Walkthrough中添加了步骤。
  • 添加了编辑HDCP密钥存储文件的步骤，以将HDCP产品密钥包含在 设计演练中。
  • 在Generate the Design中添加了开启Support HDCP Key Management参数的步骤。
  • 增添了一个新的小节Store encrypted HDCP production keys in the external flash memory or EEPROM (Support HDCP Key Management = 1)。
  • 添加了新的章节Protection of Encryption Key Embedded in FPGA Design。
  • 添加了一个新章节Debug Guidelines和小节HDCP Status Signals，Modifying HDCP Software Parameter ，和Frequently Asked Questions。
2020.09.28 20.3 19.4.0
  • 将Configuring Single or Dual Lanes部分更新并重命名为Transceiver Lane Configurations.
  • 对Transceiver Lane Configurations中的Bitec FMC revision 10添加了管脚分配。
  • 在收发器Lane配置部分，根据带有收发器 Avalon® 存储器映射接口组信息更新了Bitec FMC 版本8或更早版本以及的revision 11的管脚分配。
2020.06.22 20.2 19.3.0
  • 在Directory Structure部分添加了build_sw_hdcp.sh脚本。
  • 在 DisplayPort英特尔®FPGA IP设计实例快速入门部分，将HDCP over DisplayPort设计实例添加到 英特尔® Stratix® 10器件DisplayPort英特尔®FPGA IP设计实例列表。
  • 添加了有关HDCP设计实例的新部分：HDCP Over DisplayPort 设计实例。现在 英特尔® Stratix® 10器件中可使用HDCP功能。
  • 在Parallel Loopback Design Examples小节中对带有或未带有PCR的设计实例添加了HBR3 (8.10 Gbps) 数据链路速率的支持。
  • 在设计组件部分对DisplayPort RX PHY顶层和TX PHY顶层组件添加了HBR3 (8.10 Gbps)信息 。
  • 在时钟方案小节中对gxb_tx_clkout，rx_cdr_refclk和gxb_rx_clkout时钟添加了HBR3 (8.10 Gbps) 信息。
  • 在接口信号和参数小节中，对dp_rx_dp_sink_rx_link_rate，dp_rx_dp_sink_rx_lin k_rate_8bits，dp_tx_dp_source_tx_l ink_rate，dp_tx_dp_source_tx_link_rate_8bits和dp_tx_link_rate_8bit s信号添加了HBR3 (8.10 Gbps) 信息。
  • 在硬件建立小节中更新了设计实例支持8Kp30的信息，并添加了HBR3 (8.10 Gbps) 信息。
  • 在硬件建立小节中添加了时钟恢复内核的信息。
2020.04.13 20.1 19.3.0
  • 在 <project directory>/rtl/s10_dp_demo.v处的RTL文件和在编译和测试设计小节的软件config.h文件中，更新了本地参数中的Bitec DisplayPort卡版本和IP版本。
  • 更新了对fmca_la_tx_n_12信号的描述，并在接口信号和参数小节对DisplayPort FMC子卡管脚添加了一个新信号，fmca_la_tx_p_14。
  • 在接口信号和参数小节中，将对Parade Tech PS8460 Retimer信号的描述替换为对FMC On-board Retimer Reconfiguration Interface信号的描述。
2019.07.30 19.2 19.1.0
  • 更新了目录结构小节中的文件和文件夹。
  • 在硬件和软件要求小节中，添加了对Bitec DisplayPort FMC子卡revision 11的支持。
  • 更新了生成设计小节，以包括关于启用Enable GPU Control参数来读取或打印MSA信息的注释。
  • 更新了重新生成 ELF 文件部分以包含有关WSL的信息，并提供了Nios II Software Developer Handbook的链接。
  • 更新了编译和测试设计小节以包含关于Bitec DisplayPort FMC子卡revision 11和通道映射的信息。
  • 更新了配置单通道或双通道小节以包含关于Bitec DisplayPort FMC子卡revision 11的信息。
2019.04.01 19.1 19.1
  • 在 DisplayPort英特尔®FPGA IP设计实例参数小节中，添加了关于新的设计实例变体（DisplayPort SST Parallel Loopback with PCR）的信息。该新变体已添加到DisplayPort英特尔®FPGA IP version 18.1更新1。
  • 从目录结构小节删除了/altera_avalon_i2c文件。因为它未添加到核心文件夹中。
  • 将.c和.h软件文件移动到目录结构小节中的新文件夹中。这些文件现在位于DisplayPort英特尔®FPGA IP version 19.1的dp_demo子文件夹下。
  • 在生成设计小节中，为 英特尔® Stratix® 10 GX FPGA Development Kit versions 19.1和18.1 Update 1添加了默认器件。
  • 在编译和测试设计小节中更新了Bitec DisplayPort FMC子卡局部参数。
  • 添加了对 英特尔® Stratix® 10 L-tile器件的支持。现在可以在 英特尔® Stratix® 10 FPGA L-tile development kit的DisplayPort英特尔®FPGA IP version 19.1中针对您的设计实例进行测试了。
  • 更新了结构框图，将Pixel Clock Recovery (PCR)模块包含在 英特尔® Stratix® 10 DisplayPort SST Parallel Loopback和Clocking Scheme小节。
  • 在设计组件小节添加了关于PCR块的信息。
  • 在接口信号和参数小节中添加了关于PCR 信号和参数的信息。
  • 在仿真试验台小节中编辑了关于CRC计算的注释。为确保CRC计算，您一定启用Support CTS test automation参数。
  • 添加了DisplayPort 英特尔® Stratix® 10 IP Design Example User Guide文件存档版本的链接。
2018.10.09 18.1 18.1 首次发布
二级标题