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1.9.3. 部分重配置工程的时序收敛
与任何其他FPGA设计工程一样，仿真各种PR角色的功能以确保它们符合您的系统规范。您还必须确保在设计工程中的每个PR区域的任何角色的实现中没有时序违规。
在 Intel® Quartus® Prime软件中，此进程是手动的，您必须在基础修订版本，可重配置的修订版本和聚合修订版本上运行多个时序分析。通过对每个角色使用不同的SDC约束，可以满足对每个PR角色的不同时序要求。
对于PR流程中的每个可重配置的修订版本和聚合修订版本，部分分区与静态分区之间的接口保持相同。如果静态区域和PR区域之间的所有接口信号都是寄存的，并且静态区域内以及PR区域内没有时序违规，那么可重配置修订版本和聚合修订版本不应该有任何时序违规。
然而，您应该对可重配置修订版本和聚合修订版本执行时序分析，以应对部分重配置与静态区域之间的接口上有未寄存的信号的情况。