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1.4.3. 设计中的部分重配置控制器例化
通常情况下，您可以使用Altera PR IP core对PR进程进行配置。当在PR设计中例化PR IP时， Stratix® V PR控制模块和 Stratix® V CRC模块在设计中自动例化。 但是，您也可以编写自己的自定义逻辑来执行PR IP的功能。如果要创建自己的控制逻辑，或者在外部主机模式下使用PR IP (在外部主机模式中，控制PR进程的逻辑位于进行PR操作的FPGA的外部)，那么必须例化设计中的 Stratix® V PR控制模块和 Stratix® V CRC模块，以便在外部主机模式下使用PR功能。有关更多详细信息，请参考Partial Reconfiguration with an External Host部分。
如果在内部主机模式下执行PR，那么不必例化PR控制模块和CRC模块，因为它们是由PR IP core例化的。仅当您的设计包括外部主机模式下的部分重新配置时，才需要例化部分重配置控制器。关于详细信息，请参考Partial Reconfiguration with an External Host章节。
当您手动实例化 Stratix® V控制模块和CRC模块时，您可能想要在设计的顶层添加PR控制和CRC模块。
例如，在名为Core_Top的设计中，所有逻辑到包含在Core_Top模块层次结构下。在层次结构的顶层创建一个wrapper (Chip_Top)，例化此Core_Top模块， Stratix® V PR控制模块和 Stratix® V CRC校验模块。
如果从管脚执行部分重配置，那么所需的管脚应位于工程顶层(Chip_Top)的I/O列表中，如以下示例中的代码所示。如果从内核执行部分重配置，那么可以选择其他配置方案(如Active Serial)将重配置数据传输到内核，然后将其组装成逻辑内的FPGA中的16比特宽数据。在这种情况下，PR管脚不是FPGA I/O的一部分。