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1.4.3.1. VHDL中PR控制模块和CRC模块的组件声明
要手动例化设计中的PR控制模块和CRC模块，请使用包含VHDL中组件声明的如下代码示例。 PR功能是从内核中执行的(位于Core_Top中的代码)，您必须将额外的端口添加到Core_Top来与这两个组件进行连接。此示例使用VHDL，但您也可以在Verilog中创建类似的实例。
-- The Stratix V control block interface
component stratixv_prblock is
port(
clk: in STD_LOGIC := '0';
corectl: in STD_LOGIC := '0';
data: in STD_LOGIC_VECTOR(15 downto 0) := (others => '0');
done: out STD_LOGIC;
error: out STD_LOGIC;
externalrequest: out STD_LOGIC;
prrequest: in STD_LOGIC := '0';
ready: out STD_LOGIC
);
end component;
-- The Stratix V CRC block for diagnosing CRC errors
component stratixv_crcblock is
port(
shiftnld: in STD_LOGIC ;
clk: in STD_LOGIC ;
crcerror: out STD_LOGIC
);
end component;将PR控制模块连接到设计的其余部分时，应用如下规则：
- corectl信号必须设置为'1'(当从内核进行部分重配置时)或者设置为'0'(当从管脚进行部分重配置时)。
- corectl信号必须与Setting页面上Device and Pin Options对话框中的Enable PR pins选项设置相匹配；如果已开启Enable PR pins，那么PR控制模块实例上的corectl信号必须翻转为‘0’。
- 从管脚进行部分重配置时， Intel® Quartus® Prime软件自动分配PR未分配的管脚。如果这样选择，那么可以在Pin Planner或Assignment Editor中对所有专用PR管进行管脚分配。
- 从内核进行部分重配置时，可以将prblock信号连接到内核逻辑或者I/O管脚，不包括诸如DCLK的专用编程管脚 。