Intel® Quartus® Prime Standard Edition用户指南: 部分重配置

下载 PDF
ID 683499
日期 9/24/2018
Public
文档目录
文档目录 x
1. 部分重配置的设计规划 A. Intel® Quartus® Prime Standard Edition用户指南
1. 部分重配置的设计规划 x
1.1. 术语 1.2. 部分重配置设计的一个实例 1.3. 部分重配置模式 1.4. 部分重配置设计流程 1.5. PR区域的冻结逻辑(Freeze Logic) 1.6. 部分重配置的实现细节 1.7. 通过外部主机进行部分重配置的示例 1.8. 通过外部主机进行部分重配置实例 1.9. 部分重配置工程管理 1.10. 用于部分重配置工程的编程文件 1.11. PR设计的片上调试 1.12. 部分重配置已知限制 1.13. 文档修订历史
1.1. 术语 x
1.1.1. 确定用于部分重配置的资源
1.3. 部分重配置模式 x
1.3.1. SCRUB模式 1.3.2. AND/OR模式 1.3.3. 部分重配置工程的编程文件尺寸
1.4. 部分重配置设计流程 x
1.4.1. 用于部分重配置的设计分区 1.4.2. 用于部分重配置的增量编译分区 1.4.3. 设计中的部分重配置控制器例化 1.4.4. PR区域的封装逻辑(Wrapper Logic)
1.4.3. 设计中的部分重配置控制器例化 x
1.4.3.1. VHDL中PR控制模块和CRC模块的组件声明 1.4.3.2. 在VHDL中例化PR控制模块和CRC模块 1.4.3.3. 在Verilog HDL中例化PR控制模块和CRC模块
1.5. PR区域的冻结逻辑(Freeze Logic) x
1.5.1. 用于PR设计的时钟和其他全局信号 1.5.2. PR设计的平面图分配(Floorplan Assignments for PR Designs)
1.6. 部分重配置的实现细节 x
1.6.1. 通过PR主机与PR控制模块的接口连接 1.6.2. 部分重配置管脚 1.6.3. PR控制信号接口 1.6.4. 重配置一个PR区域 1.6.5. 部分重配置周期波形
1.7. 通过外部主机进行部分重配置的示例 x
1.7.1. 使用一个外部主机及多个器件的示例
1.9. 部分重配置工程管理 x
1.9.1. 创建可重配置的修订版本 1.9.2. 编译可重配置的修订版本 1.9.3. 部分重配置工程的时序收敛 1.9.4. PR比特流压缩和加密( Intel® Arria® 10设计)
1.10. 用于部分重配置工程的编程文件 x
1.10.1. 生成所需的编程文件 1.10.2. 通过Convert Programming Files对话框生成PR编程文件
1.10.2. 通过Convert Programming Files对话框生成PR编程文件 x
1.10.2.1. 从.msf和.sof输入文件生成一个.pmsf文件 1.10.2.2. 从一个.pmsf输入文件生成一个.rbf文件 1.10.2.3. 从多个.msf文件创建一个合并的.msf文件 1.10.2.4. 从多个.pmsf文件生成一个合并的.pmsf文件 1.10.2.5. 在JTAG模式下配置基本设计SOF文件时使能部分重配置比特流解压缩 1.10.2.6. 使能比特流解密选项
1.12. 部分重配置已知限制 x
1.12.1. PR设计的存储器模块初始化要求 1.12.2. PR设计中的M20K RAM模块 1.12.3. PR区域中的MLAB模块 1.12.4. 实现包含初始化内容的存储器 1.12.5. 通过双PR周期对M20K模块进行初始化
1.12.2. PR设计中的M20K RAM模块 x
1.12.2.1. 使用Stratix V产品器件时的限制
1. 部分重配置的设计规划
A. Intel® Quartus® Prime Standard Edition用户指南

1.4. 部分重配置设计流程

部分重配置基于 Intel® Quartus® Prime软件中的修订版本功能。您的初始设计是基础修订版本，您可以定义FPGA上的静态区域和可重配置区域的边界。在基础修订版本中，您可以创建多个修订版，其中包含静态区域并描述可重配置区域的差异。

两种类型的修订版本特定于部分重配置：可重配置(reconfigurable)和聚合(aggregate)。两者都从基础修订版本导入静态区域的角色(persona)。可重配置的修订版对PR区域生成角色(persona)。聚合修订版本用于组合来自多个可重新配置修订的角色(persona)，以创建适合于时序分析的完整设计。

部分重配置的设计流程也使用了 Intel® Quartus® Prime增量编译流程。要利用增量编译进行部分重配置，必须将设计组织到逻辑和物理分区中以进行综合(synthesis)和布局布线(fitting)。部分重配置使能的分区(PR分区)也必须要有关联的LogicLock assignment。

修订版本使用角色(persona)，角色是描述静态和可重配置区域特征的子档案，包含实现特定功能集以重配置FPGA的PR区域的独特逻辑。部分重配置使用角色，将此逻辑从一个修订版传递到另一个修订版。

图 7. 部分重配置设计流程

与标准设计流程相比，PR设计流程需要更多的初始规划。规划需要对分区设置设计逻辑，并确定布局分配以创建规划图。精心规划的分区有助于提高设计区域的利用率和性能，并使时序收敛变得更容易。您还应该决定系统需要部分重配置来自FPGA管脚还是内部，以及使用的模式：AND/OR模式或SCRUB模式，因为这会影响本节中描述的一些规划步骤。

您必须构建源代码或设计层次结构，以确保逻辑正确分组以实现优化。在设计周期的早期实现正确的逻辑分组比以后重构代码更有效。 PR流程要求您更加严格遵循良好的设计实践。为增量编译创建分区的准则还包括为部分重配置创建分区。

使用以下最佳实践指南在PR流程中进行设计，本节将对此进行详细介绍：

  • 确定用于部分重配置的资源
  • 为部分重配置对设计进行分区
  • 为部分重配置创建增量编译分区
  • 例化设计中的PR IP core
  • 为PR区域创建封装逻辑(wrapper logic)
  • 为PR区域创建冻结逻辑(freeze logic)
  • 为PR设计规划时钟和其他全局信号
  • 为PR设计创建平面布置分配(floorplan assignment)
二级标题