Intel® Quartus® Prime Standard Edition用户指南: 部分重配置

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ID 683499
日期 9/24/2018
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文档目录 x
1. 部分重配置的设计规划 A. Intel® Quartus® Prime Standard Edition用户指南
1. 部分重配置的设计规划 x
1.1. 术语 1.2. 部分重配置设计的一个实例 1.3. 部分重配置模式 1.4. 部分重配置设计流程 1.5. PR区域的冻结逻辑(Freeze Logic) 1.6. 部分重配置的实现细节 1.7. 通过外部主机进行部分重配置的示例 1.8. 通过外部主机进行部分重配置实例 1.9. 部分重配置工程管理 1.10. 用于部分重配置工程的编程文件 1.11. PR设计的片上调试 1.12. 部分重配置已知限制 1.13. 文档修订历史
1.1. 术语 x
1.1.1. 确定用于部分重配置的资源
1.3. 部分重配置模式 x
1.3.1. SCRUB模式 1.3.2. AND/OR模式 1.3.3. 部分重配置工程的编程文件尺寸
1.4. 部分重配置设计流程 x
1.4.1. 用于部分重配置的设计分区 1.4.2. 用于部分重配置的增量编译分区 1.4.3. 设计中的部分重配置控制器例化 1.4.4. PR区域的封装逻辑(Wrapper Logic)
1.4.3. 设计中的部分重配置控制器例化 x
1.4.3.1. VHDL中PR控制模块和CRC模块的组件声明 1.4.3.2. 在VHDL中例化PR控制模块和CRC模块 1.4.3.3. 在Verilog HDL中例化PR控制模块和CRC模块
1.5. PR区域的冻结逻辑(Freeze Logic) x
1.5.1. 用于PR设计的时钟和其他全局信号 1.5.2. PR设计的平面图分配(Floorplan Assignments for PR Designs)
1.6. 部分重配置的实现细节 x
1.6.1. 通过PR主机与PR控制模块的接口连接 1.6.2. 部分重配置管脚 1.6.3. PR控制信号接口 1.6.4. 重配置一个PR区域 1.6.5. 部分重配置周期波形
1.7. 通过外部主机进行部分重配置的示例 x
1.7.1. 使用一个外部主机及多个器件的示例
1.9. 部分重配置工程管理 x
1.9.1. 创建可重配置的修订版本 1.9.2. 编译可重配置的修订版本 1.9.3. 部分重配置工程的时序收敛 1.9.4. PR比特流压缩和加密( Intel® Arria® 10设计)
1.10. 用于部分重配置工程的编程文件 x
1.10.1. 生成所需的编程文件 1.10.2. 通过Convert Programming Files对话框生成PR编程文件
1.10.2. 通过Convert Programming Files对话框生成PR编程文件 x
1.10.2.1. 从.msf和.sof输入文件生成一个.pmsf文件 1.10.2.2. 从一个.pmsf输入文件生成一个.rbf文件 1.10.2.3. 从多个.msf文件创建一个合并的.msf文件 1.10.2.4. 从多个.pmsf文件生成一个合并的.pmsf文件 1.10.2.5. 在JTAG模式下配置基本设计SOF文件时使能部分重配置比特流解压缩 1.10.2.6. 使能比特流解密选项
1.12. 部分重配置已知限制 x
1.12.1. PR设计的存储器模块初始化要求 1.12.2. PR设计中的M20K RAM模块 1.12.3. PR区域中的MLAB模块 1.12.4. 实现包含初始化内容的存储器 1.12.5. 通过双PR周期对M20K模块进行初始化
1.12.2. PR设计中的M20K RAM模块 x
1.12.2.1. 使用Stratix V产品器件时的限制
1. 部分重配置的设计规划
A. Intel® Quartus® Prime Standard Edition用户指南

1.6.2. 部分重配置管脚

您可以通过外部管脚或者FPGA内核执行内部重配置。

当从管脚使用PR时，某些I/O管脚专用于实现部分重配置功能。如果从管脚执行部分重配置，则必须使用16 data bites (FPPx16)配置模式的被动并行。所有复用管脚也应指定为Use as regular I/O。

请按照下面步骤在 Intel® Quartus® Prime软件中使能从管脚进行重配置：

  1. 在Assignments菜单中，点击Device，然后点击Device and Pin Options。
  2. 在Device and Pin Options对话框中，在Category列表中选择Partial Reconfiguration，然后从Options列表中开启Enable PR pins。
  3. 在Category列表中点击Configuration，从Configuration scheme列表中选择Passive Parallel x16。
  4. 在Category列表中点击Dual-Purpose Pins，验证是否所有管脚都设置成Use as regular I/O，而不是设置成Use as input tri-stated。
  5. 点击OK，或者继续在Device and Pin Options对话框中修改其他设置。
  6. 点击OK。
注： 您可以在Partial Reconfiguration对话框中的Device and Pin Options中使能PR管脚上的开漏(open drain)。
表 3.  部分重配置专用管脚说明

管脚名称

管脚类型

管脚说明
PR_REQUEST

Input

Enable PR pins开启时的专用输入；否则，可用作user I/O。

管脚上的逻辑高电平表示PR主机正在请求部分重配置。
PR_READY

Output

Enable PR pins开启时的专用输出；否则，可用作user I/O。

此管脚上的逻辑高电平表示Stratix V控制模块已准备好开始部分重配置。
PR_DONE

Output

Enable PR pins开启时的专用输出；否则，可用作user I/O。

此管脚上的逻辑高电平表示部分重配置完成。

PR_ERROR

Output

Enable PR pins开启时的专用输出；否则，可用作user I/O。

此管脚上的逻辑高电平表示器件在重配置期间遇到一个错误。

DATA[15:0]

Input

Enable PR pins开启时的专用输入；否则用作user I/O。这些管脚对PR_DATA提供连接，将PR bitstream传输到PR Controller。

DCLK

Bidirectional

Enable PR pins开启时的专用输入；PR_DATA与此时钟同步发送。

关于Stratix V器件的不同配置模式，特别是FPPx16模式的详细信息，请参考Stratix V Handbook的Configuration, Design Security, and Remote System Upgrades in Stratix V Devices章节。

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