Intel® Quartus® Prime Standard Edition用户指南: 部分重配置

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ID 683499
日期 9/24/2018
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文档目录 x
1. 部分重配置的设计规划 A. Intel® Quartus® Prime Standard Edition用户指南
1. 部分重配置的设计规划 x
1.1. 术语 1.2. 部分重配置设计的一个实例 1.3. 部分重配置模式 1.4. 部分重配置设计流程 1.5. PR区域的冻结逻辑(Freeze Logic) 1.6. 部分重配置的实现细节 1.7. 通过外部主机进行部分重配置的示例 1.8. 通过外部主机进行部分重配置实例 1.9. 部分重配置工程管理 1.10. 用于部分重配置工程的编程文件 1.11. PR设计的片上调试 1.12. 部分重配置已知限制 1.13. 文档修订历史
1.1. 术语 x
1.1.1. 确定用于部分重配置的资源
1.3. 部分重配置模式 x
1.3.1. SCRUB模式 1.3.2. AND/OR模式 1.3.3. 部分重配置工程的编程文件尺寸
1.4. 部分重配置设计流程 x
1.4.1. 用于部分重配置的设计分区 1.4.2. 用于部分重配置的增量编译分区 1.4.3. 设计中的部分重配置控制器例化 1.4.4. PR区域的封装逻辑(Wrapper Logic)
1.4.3. 设计中的部分重配置控制器例化 x
1.4.3.1. VHDL中PR控制模块和CRC模块的组件声明 1.4.3.2. 在VHDL中例化PR控制模块和CRC模块 1.4.3.3. 在Verilog HDL中例化PR控制模块和CRC模块
1.5. PR区域的冻结逻辑(Freeze Logic) x
1.5.1. 用于PR设计的时钟和其他全局信号 1.5.2. PR设计的平面图分配(Floorplan Assignments for PR Designs)
1.6. 部分重配置的实现细节 x
1.6.1. 通过PR主机与PR控制模块的接口连接 1.6.2. 部分重配置管脚 1.6.3. PR控制信号接口 1.6.4. 重配置一个PR区域 1.6.5. 部分重配置周期波形
1.7. 通过外部主机进行部分重配置的示例 x
1.7.1. 使用一个外部主机及多个器件的示例
1.9. 部分重配置工程管理 x
1.9.1. 创建可重配置的修订版本 1.9.2. 编译可重配置的修订版本 1.9.3. 部分重配置工程的时序收敛 1.9.4. PR比特流压缩和加密( Intel® Arria® 10设计)
1.10. 用于部分重配置工程的编程文件 x
1.10.1. 生成所需的编程文件 1.10.2. 通过Convert Programming Files对话框生成PR编程文件
1.10.2. 通过Convert Programming Files对话框生成PR编程文件 x
1.10.2.1. 从.msf和.sof输入文件生成一个.pmsf文件 1.10.2.2. 从一个.pmsf输入文件生成一个.rbf文件 1.10.2.3. 从多个.msf文件创建一个合并的.msf文件 1.10.2.4. 从多个.pmsf文件生成一个合并的.pmsf文件 1.10.2.5. 在JTAG模式下配置基本设计SOF文件时使能部分重配置比特流解压缩 1.10.2.6. 使能比特流解密选项
1.12. 部分重配置已知限制 x
1.12.1. PR设计的存储器模块初始化要求 1.12.2. PR设计中的M20K RAM模块 1.12.3. PR区域中的MLAB模块 1.12.4. 实现包含初始化内容的存储器 1.12.5. 通过双PR周期对M20K模块进行初始化
1.12.2. PR设计中的M20K RAM模块 x
1.12.2.1. 使用Stratix V产品器件时的限制
1. 部分重配置的设计规划
A. Intel® Quartus® Prime Standard Edition用户指南

1.6.1. 通过PR主机与PR控制模块的接口连接

在部分重配置期间，存储在FPGA(正在被部分重配置)外部的PR比特流必须被发送到FPGA中的PR Control Block中。 这将使能控制模块以更新必要的CRAM比特来对FPGA中PR区域进行配置。
有两种情况是可能的，这要取决于传输比特流的控制逻辑是位于FPGA内还是位于重配置的FPGA外部。
  • 如果PR IP core是在重配置的FPGA内部实例化的，那么称为具有内部主机的PR；Altera PR IP core可帮助执行PR比特流的传输。
  • 如果PR IP是在重配置的FPGA外部例化的，那么称为具有外部主机的PR。

一个明确定义的接口和一个特定协议用于将PR比特流从外部比特流源传送到PR控制模块。使用Altera PR IP core时，IP会自动满足协议要求。

您也可以编写自己的控制逻辑，或者使用 Nios® 处理器执行PR比特流传输。请注意，当对PR host创建您自己的控制逻辑时，必须要满足本章后面介绍的接口要求。

图 10. 通过内部或外部主机管理重配置

此图显示了这些模块应如何连接到PR控制模块(CB)。在您的系统中，将具备External Host或者Internal Host，但不能同时具备两者。外部主机可以通过在重配置的FPGA外部例化PR IP core来实现，可以在另一个Altera FPGA或者处理器/PC (PR over PCIe)中实现，或者可以由用户逻辑实现。

PR模式独立于全芯片编程模式。您可以使用任何支持的全芯片配置模式对PR设计进行完整的FPGA配置。

如果创建自己的自定义逻辑来实现PR内部主机，那么可以使用任何接口将PR比特流数据加载到FPGA；例如，从一个串行或并行闪存器件；然后格式化PR比特流数据以匹配PR Control Block上的FPPx16接口。

使用一个外部主机时，必须实现控制逻辑来管理外部器件上部分重新配置的系统方面。如要将外部主机用于设计，则要在编译设计时在请在 Intel® Quartus® Prime软件中的Device and Pin Options对话框中开启Enable PR Pins选项。如果关闭此设置，那么必须使用一个内部主机。此外，必须将设计顶层的PR控制模块实例上的corectl端口连接到所选模式的相应层级。

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