Intel® Quartus® Prime Standard Edition用户指南: 部分重配置

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ID 683499
日期 9/24/2018
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文档目录 x
1. 部分重配置的设计规划 A. Intel® Quartus® Prime Standard Edition用户指南
1. 部分重配置的设计规划 x
1.1. 术语 1.2. 部分重配置设计的一个实例 1.3. 部分重配置模式 1.4. 部分重配置设计流程 1.5. PR区域的冻结逻辑(Freeze Logic) 1.6. 部分重配置的实现细节 1.7. 通过外部主机进行部分重配置的示例 1.8. 通过外部主机进行部分重配置实例 1.9. 部分重配置工程管理 1.10. 用于部分重配置工程的编程文件 1.11. PR设计的片上调试 1.12. 部分重配置已知限制 1.13. 文档修订历史
1.1. 术语 x
1.1.1. 确定用于部分重配置的资源
1.3. 部分重配置模式 x
1.3.1. SCRUB模式 1.3.2. AND/OR模式 1.3.3. 部分重配置工程的编程文件尺寸
1.4. 部分重配置设计流程 x
1.4.1. 用于部分重配置的设计分区 1.4.2. 用于部分重配置的增量编译分区 1.4.3. 设计中的部分重配置控制器例化 1.4.4. PR区域的封装逻辑(Wrapper Logic)
1.4.3. 设计中的部分重配置控制器例化 x
1.4.3.1. VHDL中PR控制模块和CRC模块的组件声明 1.4.3.2. 在VHDL中例化PR控制模块和CRC模块 1.4.3.3. 在Verilog HDL中例化PR控制模块和CRC模块
1.5. PR区域的冻结逻辑(Freeze Logic) x
1.5.1. 用于PR设计的时钟和其他全局信号 1.5.2. PR设计的平面图分配(Floorplan Assignments for PR Designs)
1.6. 部分重配置的实现细节 x
1.6.1. 通过PR主机与PR控制模块的接口连接 1.6.2. 部分重配置管脚 1.6.3. PR控制信号接口 1.6.4. 重配置一个PR区域 1.6.5. 部分重配置周期波形
1.7. 通过外部主机进行部分重配置的示例 x
1.7.1. 使用一个外部主机及多个器件的示例
1.9. 部分重配置工程管理 x
1.9.1. 创建可重配置的修订版本 1.9.2. 编译可重配置的修订版本 1.9.3. 部分重配置工程的时序收敛 1.9.4. PR比特流压缩和加密( Intel® Arria® 10设计)
1.10. 用于部分重配置工程的编程文件 x
1.10.1. 生成所需的编程文件 1.10.2. 通过Convert Programming Files对话框生成PR编程文件
1.10.2. 通过Convert Programming Files对话框生成PR编程文件 x
1.10.2.1. 从.msf和.sof输入文件生成一个.pmsf文件 1.10.2.2. 从一个.pmsf输入文件生成一个.rbf文件 1.10.2.3. 从多个.msf文件创建一个合并的.msf文件 1.10.2.4. 从多个.pmsf文件生成一个合并的.pmsf文件 1.10.2.5. 在JTAG模式下配置基本设计SOF文件时使能部分重配置比特流解压缩 1.10.2.6. 使能比特流解密选项
1.12. 部分重配置已知限制 x
1.12.1. PR设计的存储器模块初始化要求 1.12.2. PR设计中的M20K RAM模块 1.12.3. PR区域中的MLAB模块 1.12.4. 实现包含初始化内容的存储器 1.12.5. 通过双PR周期对M20K模块进行初始化
1.12.2. PR设计中的M20K RAM模块 x
1.12.2.1. 使用Stratix V产品器件时的限制
1. 部分重配置的设计规划
A. Intel® Quartus® Prime Standard Edition用户指南

1.12.4. 实现包含初始化内容的存储器

如果您的Stratix V PR设计使用M20K模块或者LUT-RAM来实现PR区域内的ROM，初始化的RAM或者ROM，那么必须遵循以下设计指南来确定适用于您的情况的项目。

表 7.  在PR设计中实现包含初始化内容的存储器

模式

产品器件

AND/OR

SCRUB

LUT-RAM without initialization

Suggested Method

设计运行时：在部分重配置之前将‘1’写入所有位置

编译时：通过初始化文件(.mif)将每个新角色(persona)中的所有存储器位置都明确地初始化成‘1’。

确保PR入口上没有虚假写入 1

无需特殊方法

Without Suggested Method

CRC Error 无需特殊方法

LUT-RAM with initialization

Suggested Method

不支持

确保PR退出时没有虚假写入1

Without Suggested Method

Incorrect results

M20K without initialization

Suggested Method

无需特殊方法

Without Suggested Method

无需特殊方法

M20K with initialization

Suggested Method

使用双PR周期 2

确保PR退出时没有虚假写入1

无需特殊方法

Without Suggested Method

不正确的结果 无需特殊方法
图 24. M20K/LUTRAM为避免PR进入和退出期间的虚假写入，请在与RAM相同的PR区域中实现以下时钟使能电路。

该电路取决于静态区域的一个高电平有效清零(active-high clear)信号。在进入PR之前，需要以与所有PR输入相同的方式冻结此信号。作为PR进程中的最后一步，主机控制逻辑应该置低清零信号。

相关信息
1 Use the circuit shown in the 使用M20K/LUTRAM图中所示的电路来创建时钟使能逻辑，以安全地退出部分重配置而不会产生虚假写入。
2 双重部分重配置在Initializing M20K Blocks with a Double PR Cycle中有所描述。
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