仅对英特尔可见 — GUID: mwh1409958533863
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1.4.1. 用于部分重配置的设计分区
您必须对要进行部分重配置的每个PR区域创建设计分区。或者,您还可以对设计的静态部分创建分区,以便保存时序(timing preservation)和/或缩短编译时间。
在设计中可以创建的独立分区或PR区域的数量是没有限制的。通过在 Intel® Quartus® Prime软件中的LogicLock Regions窗口中使能相应功能,可以将任何分区指定为PR分区。
部分重配置区域不支持以下需要连接到JTAG控制器的IP模块:
- In-System Memory Content EditorI
- In-System Signals & Probes
- Virtual JTAG
- Nios II with debug module
- Signal Tap tap or trigger sources
注: PR分区只能包含FPGA内核资源,不能包含I/O或外设单元。