Intel® Quartus® Prime Standard Edition用户指南: 部分重配置

下载 PDF
ID 683499
日期 9/24/2018
Public
文档目录
文档目录 x
1. 部分重配置的设计规划 A. Intel® Quartus® Prime Standard Edition用户指南
1. 部分重配置的设计规划 x
1.1. 术语 1.2. 部分重配置设计的一个实例 1.3. 部分重配置模式 1.4. 部分重配置设计流程 1.5. PR区域的冻结逻辑(Freeze Logic) 1.6. 部分重配置的实现细节 1.7. 通过外部主机进行部分重配置的示例 1.8. 通过外部主机进行部分重配置实例 1.9. 部分重配置工程管理 1.10. 用于部分重配置工程的编程文件 1.11. PR设计的片上调试 1.12. 部分重配置已知限制 1.13. 文档修订历史
1.1. 术语 x
1.1.1. 确定用于部分重配置的资源
1.3. 部分重配置模式 x
1.3.1. SCRUB模式 1.3.2. AND/OR模式 1.3.3. 部分重配置工程的编程文件尺寸
1.4. 部分重配置设计流程 x
1.4.1. 用于部分重配置的设计分区 1.4.2. 用于部分重配置的增量编译分区 1.4.3. 设计中的部分重配置控制器例化 1.4.4. PR区域的封装逻辑(Wrapper Logic)
1.4.3. 设计中的部分重配置控制器例化 x
1.4.3.1. VHDL中PR控制模块和CRC模块的组件声明 1.4.3.2. 在VHDL中例化PR控制模块和CRC模块 1.4.3.3. 在Verilog HDL中例化PR控制模块和CRC模块
1.5. PR区域的冻结逻辑(Freeze Logic) x
1.5.1. 用于PR设计的时钟和其他全局信号 1.5.2. PR设计的平面图分配(Floorplan Assignments for PR Designs)
1.6. 部分重配置的实现细节 x
1.6.1. 通过PR主机与PR控制模块的接口连接 1.6.2. 部分重配置管脚 1.6.3. PR控制信号接口 1.6.4. 重配置一个PR区域 1.6.5. 部分重配置周期波形
1.7. 通过外部主机进行部分重配置的示例 x
1.7.1. 使用一个外部主机及多个器件的示例
1.9. 部分重配置工程管理 x
1.9.1. 创建可重配置的修订版本 1.9.2. 编译可重配置的修订版本 1.9.3. 部分重配置工程的时序收敛 1.9.4. PR比特流压缩和加密( Intel® Arria® 10设计)
1.10. 用于部分重配置工程的编程文件 x
1.10.1. 生成所需的编程文件 1.10.2. 通过Convert Programming Files对话框生成PR编程文件
1.10.2. 通过Convert Programming Files对话框生成PR编程文件 x
1.10.2.1. 从.msf和.sof输入文件生成一个.pmsf文件 1.10.2.2. 从一个.pmsf输入文件生成一个.rbf文件 1.10.2.3. 从多个.msf文件创建一个合并的.msf文件 1.10.2.4. 从多个.pmsf文件生成一个合并的.pmsf文件 1.10.2.5. 在JTAG模式下配置基本设计SOF文件时使能部分重配置比特流解压缩 1.10.2.6. 使能比特流解密选项
1.12. 部分重配置已知限制 x
1.12.1. PR设计的存储器模块初始化要求 1.12.2. PR设计中的M20K RAM模块 1.12.3. PR区域中的MLAB模块 1.12.4. 实现包含初始化内容的存储器 1.12.5. 通过双PR周期对M20K模块进行初始化
1.12.2. PR设计中的M20K RAM模块 x
1.12.2.1. 使用Stratix V产品器件时的限制
1. 部分重配置的设计规划
A. Intel® Quartus® Prime Standard Edition用户指南

1.1.1. 确定用于部分重配置的资源

您可以使用部分重配置仅对由配置RAM (CRAM)控制的FPGA内核架构中的LAB，嵌入式存储器模块和DSP模块等资源进行配置。

外设中的功能(如GPIO或I/O寄存器)由I/O配置比特控制，因此无法进行部分重配置。用于GCLK和QCLK的时钟多路复用器也不可部分可重配置，因为它们由I/O外设比特(I/O periphery bit)控制。

图 1. 可部分重配置的资源

这些是Stratix V器件中的资源模块类型。
表 1.  FPGA资源模块的重配置模式下表描述了每个FPGA资源模块支持的重配置类型，如图所示。

硬件资源模块

重配置模式

逻辑模块

部分重配置

数字信号处理

部分重配置

储存器模块

部分重配置

收发器

动态重配置ALTGX_Reconfig

PLL

动态重配置ALTGX_Reconfig

内核路由(Core Routing)

部分重配置

时钟网络

时钟网络源不能被更改，但驱动时钟网络的PLL可以被动态重配置。

I/O模块和其他外设

不支持

通过使用动态重配置可对Altera FPGA中的收发器和PLL进行重配置。有关动态重配置的更多信息，请参考Stratix V Handbook中的Dynamic Reconfiguration in Stratix V Devices章节。

相关信息
二级标题