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1.5.1. 用于PR设计的时钟和其他全局信号
对于非PR设计， Intel® Quartus® Prime软件在设计编译的pre-fitter阶段使用一个称为全局提升(global promotion)的方法自动将高扇出信号提升到专用时钟或其他形式的全局信号。但是，对于PR设计，默认情况下自动全局提升功能对于PR区域是禁用，您必须分配PR分区所需要的全局时钟资源。通过在 Intel® Quartus® Prime Assignment Editor中进行进行Global Signal分配，或者通过在设计中添加用于驱动所需全局信号的Clock Control Block (altclkctrl) IP core模块来对时钟资源进行分配。
Stratix V器件中有16个全局时钟网络。但是，只有六个独特的时钟能够驱动行时钟区域(row clock region)，从而限制每个PR区域中最多六个全局信号。 Intel® Quartus® Prime软件必须确保所有全局时钟都能够驱动(feed)PR区域中的每个位置。
PR区域的六个全局信号的限制包括PR区域内使用的GCLK，QCLK和PCLK 。根据设计的时钟要求，在工程的 Intel® Quartus® Prime Settings File (.qsf)中对全局信号进行QSF分配。在包含PR区域外部的多个时钟的设计中，将PR区域边界对齐在全局时钟边界以内(例如QCLK或PCLK)可能是有益的。
如果PR区域需要六个以上的全局信号，那么需要修改区域架构(region architecture)，将全局信号数量减少到六个或更少。例如，您可以将PR区域拆分为多个区域，每个区域仅使用时钟域的子集，因此每个区域不会使用超过6个全局信号。
使用全局信号的PR区域的每个实例 (例如：PCLK，QCLK，GCLK，ACLR)必须对此输入使用一个全局信号。
全局信号只能用于将某些辅助信号路由到PR区域，并且每个模块的限制列在下表中。下表未列出数据信号和其他辅助信号，例如，同步清零(synchronous clear)和时钟使能(clock enable)是不支持的。
| 模块类型 |
全局/外围/象限时钟网络的支持信号 |
|---|---|
| LAB |
Clock, ACLR |
| RAM |
Clock, ACLR, Write Enable(WE), Read Enable(RE) |
| DSP |
Clock, ACLR |
注： PR区域可以包含输出端口，在PR区域外用作全局信号。
- 如果一个全局信号驱动静态逻辑以及可重配置逻辑，那么表中的限制也适用于静态区域中的目标。例如，相同的全局信号不能用作静态区域中的SCLR和PR区域中的ACLR。
- 用于PR区域的全局信号应该仅驱动PR区域内外的内核模块。特别是，不应将时钟源用于PR区域，另外还要将信号连接到器件顶部或底部的I/O寄存器。这样做可能会导致Assembler发出错误消息，因为它无法创建有效的编程掩码文件(programming mask file)。