Intel® Quartus® Prime Standard Edition用户指南: Timing Analyzer

ID 683068
日期 9/24/2018
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2.3.3. 迭代约束修改(Iterative Constraint Modification)

您可以迭代地修改.sdc约束并重新分析时序结果,以确保您的设计具有最佳约束。

使用以下步骤迭代地修改约束:

  1. 点击Tools > Timing Analyzer
  2. 生成要分析的报告。双击Macros下的Report All Summaries以生成设置(setup),保持(hold),恢复(recovery)和删除摘要(removal summaries)以及最小脉冲宽度检查和您定义的所有时钟的列表。这些摘要涵盖了您在设计中约束的所有路径。无论何时修改或更正约束,都会生成Diagnostic报告以识别设计中不受约束的部分或者被忽略的约束。
  3. 分析报告中的结果。修改约束时,请重新运行报告以查找任何意外结果。例如,一条跨域路径(cross-domain)可能表示您忘记了通过在时钟组中包含一个时钟来切断一个传输(cut a transfer)。
  4. .sdc文件中创建或编辑相应的约束并保存文件。
  5. 双击Tasks窗格中的Reset Design。这将从您的设计中删除所有约束。从设计中删除所有约束后可以重新读取.sdc文件,包括所作的更改。
  6. 重新生成要分析的报告。
  7. 重新分析结果。
  8. 如果需要,请重复步骤4到7。

此方法使用新的约束执行时序分析,而不对逻辑布局进行任何更改。当Fitter使用原始约束进行布局和布线时,Timing Analyzer应用新的约束。如果针对新的约束存在任何失败的时序,那么表明需要再次运行布局布线。