Intel® Quartus® Prime Standard Edition用户指南: Timing Analyzer

ID 683068
日期 9/24/2018
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2.3.7.5.8. 源时钟频率是带偏移的目的时钟频率的倍数

在此示例中,源时钟频率是目的时钟频率的整数倍,目地时钟有一个正相移。源时钟频率为5 ns,目的时钟频率为10 ns。目地时钟相对于源时钟也有2 ns的正偏移。当一个PLL使用不同的倍频(different multiplication)生成这两个时钟时,源时钟频率可以是带偏移的目的时钟频率的整数倍。
图 103. 源时钟频率是带偏移的目的时钟频率的倍数

以下时序图显示了Timing Analyzer执行的默认设置检查分析:

图 104. 设置时序图
图 105. Setup Check计算

此示例中的设置关系表明数据没有在edge one启动,在edge three启动的数据必须被采集;因此,您可以放宽(relax)设置要求。要更正默认分析,可以通过一个值为3的开始多周期设置异常将启动沿移动两个时钟周期。

下面的多周期异常调整此示例中的默认分析:

多周期约束

set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \
     -setup -start 3

以下时序图显示了此示例的首选设置关系:

图 106. 首选的设置检查分析

以下时序图显示了Timing Analyzer执行的默认保持检查分析,开始多周期设置值为3。

图 107. 默认保持检查分析

Timing Analyzer执行以下计算来确定保持检查:

图 108. Hold Check计算

在此示例中,hold check two太具约束性。边沿在10 ns上对数据进行下一次启动,并且必须根据当前锁存沿在12 ns采集的数据进行检查,这没有出现在hold check two中。要更正默认分析,必须指定值为1的多周期保持异常。