Intel® Quartus® Prime Standard Edition用户指南: Timing Analyzer

ID 683068
日期 9/24/2018
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2.3.7.5.4. 具有目地时钟偏移的相同频率时钟

在此示例中,源时钟和目地时钟有相同的频率,但目地时钟通过正相移进行偏移。源时钟和目地时钟的周期均为10 ns。目地时钟相对于源时钟有2 ns的正相移。

以下示例显示了一个包括相同频率时钟和目地时钟偏移的设计。

图 78. 具有目地时钟偏移的相同频率时钟图

以下时序图显示了Timing Analyzer执行的默认设置检查分析。

图 79. 设置时序图
图 80. Setup Check计算

显示的设置关系过于悲观(pessimistic),并不是典型设计所需的设置关系。要调整默认分析,请分配值为2的结束多周期设置异常。以下显示了调整默认分析的多周期异常:

多周期约束

set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \
     -setup -end 2

以下时序图显示了此示例的首选设置关系:

图 81. 首选的设置关系

以下时序图显示了Timing Analyzer执行的默认保持检查分析,结束多周期设置值为2。

图 82. 默认保持检查(Default Hold Check)
图 83. Hold Check计算

在此示例中,默认保持分析返回首选保持要求,并且不需要多周期保持异常。

如果相移为–2 ns,那么进行相关的建立和保持分析。在此示例中,对2 ns负相移的默认保持分析是正确的,并且不需要多周期异常。

图 84. 负相移(Negative Phase Shift)