仅对英特尔可见 — GUID: mwh1410383757943
Ixiasoft
2.3.7.1. 时间约束优先级(Timing Constraint Precedence)
如果在多个时序异常中出现相同的时钟或节点名称,那么Timing Analyzer会遵循以下时序约束优先顺序:
- Set False Path (set_false_path)为第一优先级。
- Set Minimum Delay (set_min_delay) and Set Maximum Delay (set_max_delay)为第二优先级。
- Set Multicycle Path (set_multicycle_path)为第三优先级。
伪路径时序异常具有最高优先级。在每个类别中,对各个节点的分配优先于对时钟的分配。对于相同类型的异常:
- -from <node>为第一优先级。
- -to <node>为第二优先级。
- -thru <node>为第三优先级。
- -from <clock>为第四优先级。
- -to <clock>为第五优先级。
优先级示例:
- set_max_delay 1 -from x -to y
- set_max_delay 2 -from x
- set_max_delay 3 -to y
第一个异常的优先级高于其他两个异常,因为第一个异常指定-from(而#3没有指定)和指定-to(而#2没有指定)。在没有第一个异常的情况下,第二个异常的优先级高于第三个异常,因为第二个异常指定了-from,而第三个异常则没有。最后,其他异常的剩余优先顺序是依赖于顺序的,这样最近创建的assignment会覆盖或部分覆盖早期的assignment。
set_net_delay或set_max_skew异常分析独立于最小或最大延迟或多周期路径约束。
- 无论在相同节点上是否存在set_false_path异常或set_clock_group异常, 都应用set_net_delay异常。
- 不管相同节点上的set_clock_group异常如何, 都应用set_max_skew异常,但set_false_path异常会覆盖set_max_skew异常。