Intel® Quartus® Prime Standard Edition用户指南: Timing Analyzer

ID 683068
日期 9/24/2018
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2.3.4.2.2. I/O接口时钟不确定性示例

要指定I/O接口不确定性,必须创建一个虚拟时钟,并通过引用此虚拟时钟的set_input_delayset_output_delay命令约束输入和输出端口。

set_input_delayset_output_delay命令引用一个时钟端口或PLL输出时,虚拟时钟允许derive_clock_uncertainty命令对内部时钟传输和I/O接口时钟传输应用单独的时钟不确定性。

创建具有与驱动I/O端口的原始时钟相同属性的虚拟时钟,如以下示例所示:

约束I/O接口的SDC命令

# Create the base clock for the clock port
create_clock -period 10 -name clk_in [get_ports clk_in]
# Create a virtual clock with the same properties of the base clock
# driving the source register
create_clock -period 10 -name virt_clk_in
# Create the input delay referencing the virtual clock and not the base
# clock
# DO NOT use set_input_delay -clock clk_in <delay value>
# [get_ports data_in]
set_input_delay -clock virt_clk_in <delay value> [get_ports data_in]