SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

下载 PDF
ID 683368
日期 10/05/2020
Public
文档目录
文档目录 x
1. SDI II Intel® FPGA IP设计实例快速入门 2. SDI II Intel® FPGA IP设计实例详细说明 3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南 4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史
1. SDI II Intel® FPGA IP设计实例快速入门 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. SDI II Intel® FPGA 设计实例参数
1.5. 编译和测试设计 x
1.5.1. 连接和设置指南 1.5.2. 设计考量
2. SDI II Intel® FPGA IP设计实例详细说明 x
2.1. 并行环回设计实例 2.2. 串行环回设计实例 2.3. 设计组件 2.4. 时钟方案信号 2.5. 接口信号 2.6. 视频码型生成器参数 2.7. 硬件设置 2.8. 仿真测试台 2.9. 升级设计
1. SDI II Intel® FPGA IP设计实例快速入门
2. SDI II Intel® FPGA IP设计实例详细说明
3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南
4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史

2.6. 视频码型生成器参数

根据您的设计定制视频码型生成器参数。
表 19.  视频码型生成器参数
参数 有效值 默认值 说明

OUTW_MULTP

1, 4

1

定义输出端口的宽度。对多速设计选择4，对其他设计选择1。

SD_BIT_WIDTH

10, 20

10

定义生成的SD接口位宽度。该值必须与同一设计中SDI II TX核的SD接口位宽度参数匹配。

TEST_GEN_ANC

0, 1

0

选择1在输出流中生成从属（ancillary）数据包。如果未使能TEST_GEN_VPID，则本模块插入嵌入式Data ID (DID)数据包和10’h242。

TEST_GEN_VPID

0, 1

0

选择1在输出流中生成负载数据包。本模块插入嵌入式Data ID (DID)数据包和10’h241。
二级标题