SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

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ID 683368
日期 10/05/2020
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1. SDI II Intel® FPGA IP设计实例快速入门 2. SDI II Intel® FPGA IP设计实例详细说明 3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南 4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史
1. SDI II Intel® FPGA IP设计实例快速入门 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. SDI II Intel® FPGA 设计实例参数
1.5. 编译和测试设计 x
1.5.1. 连接和设置指南 1.5.2. 设计考量
2. SDI II Intel® FPGA IP设计实例详细说明 x
2.1. 并行环回设计实例 2.2. 串行环回设计实例 2.3. 设计组件 2.4. 时钟方案信号 2.5. 接口信号 2.6. 视频码型生成器参数 2.7. 硬件设置 2.8. 仿真测试台 2.9. 升级设计
1. SDI II Intel® FPGA IP设计实例快速入门
2. SDI II Intel® FPGA IP设计实例详细说明
3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南
4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史

2.1. 并行环回设计实例

注： 并行环回设计中，请勿与RX收发器参考时钟共享TX PLL参考时钟。设计逻辑会调整TX PLL时钟以匹配RX已恢复时钟频率。有外部VCXO的并行环回设计（单速和三速）中，请仅以148.5 MHz板上振荡器作为TX PLL参考时钟。对于RX参考时钟，请使用另一个板载振荡器提供的148.5 MHz时钟。
图 8. 并行环回单工模式框图
图 9. 并行环回单工模式时钟方案
图 10. 并行环回双工模式框图
图 11. 并行环回双工模式时钟方案
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