SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

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ID 683368
日期 10/05/2020
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1. SDI II Intel® FPGA IP设计实例快速入门 2. SDI II Intel® FPGA IP设计实例详细说明 3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南 4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史
1. SDI II Intel® FPGA IP设计实例快速入门 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. SDI II Intel® FPGA 设计实例参数
1.5. 编译和测试设计 x
1.5.1. 连接和设置指南 1.5.2. 设计考量
2. SDI II Intel® FPGA IP设计实例详细说明 x
2.1. 并行环回设计实例 2.2. 串行环回设计实例 2.3. 设计组件 2.4. 时钟方案信号 2.5. 接口信号 2.6. 视频码型生成器参数 2.7. 硬件设置 2.8. 仿真测试台 2.9. 升级设计
1. SDI II Intel® FPGA IP设计实例快速入门
2. SDI II Intel® FPGA IP设计实例详细说明
3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南
4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史

2.5. 接口信号

以该表格列出SDI II Intel® FPGA IP核设计实例中使用的信号。
表 15.  顶层信号
信号 方向 宽度 说明
板上振荡器信号
refclk_qsfp1_p

Input

1

644.53125 MHz专用收发器参考时钟。可通过Clock Controller编程为148.5，148.35165或100 MHz。
refclk4_p

Input

1

156.25 MHz专用收发器参考时钟。可通过Clock Controller编程为148.5 MHz。
refclk_sdi_p

Input

1

148.5或148.35 MHz专用收发器参考时钟。
refclk_fmca_p

Input

1

625 MHz专用收发器参考时钟。可通过Clock Control GUI编程为297或296.7033 MHz。
sdi_refclk_sma_p

Input

1

专用收发器参考时钟，与开启动态TX时钟开关的并行环回设计中的第二TX PLL连接。

注： 无法在 Intel® Stratix® 10开发套件中演示并行环回设计使用动态TX时钟开关。
clk_enet

Input

1

125 MHz clock.
用户DIP开关，按钮和LED
user_dipsw0 Input 1 DIP开关控制LED在rx_std或RX锁定状态之间切换显示。
user_pb0

Input

1

切换跳线设置后关闭LMK03328电源的按钮。
cpu_resetn

Input

1

全局复位。
user_led_g

Output

 4

绿色LED显示。
user_led_r

Output

 4

红色LED显示。
板上Si516，SDI电缆驱动器和均衡器相关管脚
sdi_rx_p

Input

1

板上SDI RX串行数据。
sdi_tx_p

Output

1

板上SDI TX串行数据。
sdi_clk148_up

Output

1

Si516的电压控制。
sdi_clk148_down

Output

1

Si516的电压控制。
sdi_mf0_bypass

Output

1

板上SDI RX均衡器旁路。
sdi_mf1_auto_sleep

Output

1

板上SDI RX均衡器自动休眠。
sdi_mf1_mute

Output

1

板上SDI RX均衡器静音。
sdi_tx_sd_hdn

Output

1

板上SDI TX电缆驱动器摆率控制。
FMC端口A上的Nextera SDI FMC子卡管脚
fmca_gbtclk_m2c_p0

Input

1

FMC端口A送出的297或296.7 MHz专用收发器参考时钟
fmca_dp_m2c_p2

Input

1

FMC端口A送出的SDI RX串行数据。
fmca_la_tx_p1

Input

1

Nextera子卡上RX电缆均衡器锁定状态。
fmca_dp_c2m_p0

Output

1

FMC端口送出的ASDI TX串行数据。
fmca_la_tx_p12

Output

1

Nextera子卡上LMH1983初始化。

fmca_la_tx_n12

Output

1

Nextera子卡上的F同步信号LMH1983。
fmca_la_tx_p14

Output

1

Nextera子卡上的V同步信号LMH1983。
fmca_la_tx_n14 Output 1

Nextera子卡上的H同步信号LMH1983。
fmca_la_tx_p15 Output 1

Nextera子卡上的掉电信号LMH1983。
FMC端口A上的Terasic SDI FMC子卡管脚
fmca_dp_m2c_p8

Input

1

FMC端口A送出的SDI RX串行数据。
fmca_la_rx_n3

Input

1

Terasic子卡RX电缆均衡器锁定状态。
fmca_dp_c2m_p2

Output

1

FMC端口A送出的SDI TX串行数据。
表 16.  RX/TX/DU顶层信号
信号 方向 宽度 说明
时钟
rx_cdr_refclk

Input

1

RX收发器参考时钟。该时钟必须为自由运行时钟。
rx_core_refclk

Input

1

SDI RX核时钟。该时钟必须为自由运行时钟。

注： Intel® Stratix® 10器件中，可将该时钟分配给GPIO时钟，而非收发器参考时钟管脚，但必须先满足以下条件：
  • 使用收发器bank中的通道0和通道3。
  • SDI RX和TX核必须放置于上述通道的其中之一中。
  • SDI RX和RX核处于多速模式。
tx_pll_refclk

Input

1

TX PLL参考时钟。该时钟必须为自由运行时钟。
tx_pll_refclk_alt

Input

1

辅助TX PLL参考时钟。该时钟必须为自由运行时钟。
rx_rcfg_mgmt_clk

Input

1

RX重配置管理时钟，Avalon-MM接口时钟和PHY复位控制输入时钟。该时钟必须为自由运行时钟。

注： Intel® Stratix® 10器件中，可将该时钟分配给GPIO时钟，而非收发器参考时钟管脚，但必须先满足以下条件：
  • 使用收发器bank中的通道0和通道3。
  • SDI RX和TX核必须放置于上述通道的其中之一中。
  • SDI RX和RX核处于多速模式。
tx_rcfg_mgmt_clk

Input

1

TX重配置管理时钟，Avalon-MM接口时钟和PHY复位控制输入时钟。该时钟必须为自由运行时钟。
rx_vid_clkout

Output

1

RX收发器用于视频数据的已恢复并行时钟。
tx_vid_clkout

Output

1

TX收发器用于视频数据的已恢复并行时钟。
复位
tx_resetn

Input

1

TX核和PHY复位信号。
rx_resetn

Input

1

RX核和PHY复位信号。
tx_rcfg_mgmt_resetn

Input

 1

TX重配置复位信号。
rx_rcfg_mgmt_resetn

Input

1

RX重配置复位信号。
sdi_rx_rst_proto_out

Output

 1

生成的复位信号，用于复位接收器下游协议逻辑。该生成信号复位信号与rx_vid_clkout时钟域同步。

视频信号接口（对接视频映像和处理（VIP）组件）
rx_vid_data

Output

20*N

接收器并行视频数据输出。
注： N = 4（多速设计）或1（三速设计）
rx_vid_datavalid

Output

1

SDI RX内核中生成的数据有效信号。时序必须与rx_vid_clkout同步，并且其设置如下：

  • SD-SDI: 1H 4L 1H 5L
  • HD/3G/6G/12G-SDI: H
rx_vid_std

Output

3

已接收器视频标准。

  • 3'b000: SD-SDI
  • 3'b001: HD-SDI
  • 3'b011: 3G-SDI Level A
  • 3'b010: 3G-SDI Level B
  • 3'b101: 6G-SDI 4 Streams Interleaved
  • 3'b100: 6G-SDI 8 Streams Interleaved
  • 3'b111: 12G-SDI 8 Streams Interleaved
  • 3'b110: 12G-SDI16 Streams Interleaved
rx_vid_locked

Output

1

帧已锁定表示IP核在同一时间发现多个帧。
rx_vid_hsync

Output

N

水平消隐间隔（Horizontal blanking interval）时序信号。水平消隐间隔有效时，接收器置位该信号。
注： N = 4 (多速设计)或1 (三速设计)
rx_vid_vsync

Output

N

垂直消隐间隔（Horizontal blanking interval）时序信号。垂直消隐间隔有效时，接收器置位该信号。
注： N = 4 (多速设计)或1 (三速设计)
rx_vid_f

Output

N

字段位时序信号。该信号会指示当前有效的视频字段。隔行扫描帧中，0表示首个字段（F0），而1表示第二个字段（F1）。对于逐行扫描帧，该值始终为0。
注： N = 4 (多速设计) 或1 (三速设计)
rx_vid_trs

Output

N

板上SDI TX电缆驱动器摆率控制。
注： N = 4 (多速设计)或1 (三速设计)
tx_vid_data

Output

20*N

接收器输出信号，显示当前字为时序参考信号（TRS）。该信号在3FF 000 000 TRS的首个字处置位。
注： N = 4 (多速设计)或1 (三速设计)
tx_vid_datavalid

Input

1

发送器并性数据有效。时序（H：高，L：低） 必须与tx_pclk时钟域同步，并且其设置如下：

  • SD-SDI = 1H 4L 1H 5L
  • HD-SDI = H (单速)，1H 1L (三速/多速)
  • 3G/6G/12G-SDI = H
tx_vid_std

Input

3

表示所需的视频传输标准。

  • 3'b000: SD-SDI
  • 3'b001: HD-SDI
  • 3'b011: 3G-SDI Level A
  • 3'b010 3G-SDI Level B
  • 3'b101: 6G-SDI 4 Streams Interleaved
  • 3'b100: 6G-SDI 8 Streams Interleaved
  • 3'b111: 12G-SDI 8 Streams Interleaved
  • 3'b110: 12G-SDI16 Streams Interleaved
tx_vid_trs

Input

1

发送器TRS输入。

用于LN，CRC或有效载荷ID插入。对有效视频结尾(EAV) TRS和有效视频开头(SAV) TRS处的第一个字处置位。

其他SDI视频协议接口
sdi_tx_enable_crc

Input

1

使能CRC插入用所有SDI视频标准，（SD-SDI除外）。
sdi_tx_enable_ln

Input

1

使能LN插入用于所有SDI视频标准，（SD-SDI除外）。
sdi_tx_ln

Input

11*N

sdi_tx_enable_ln = 1时，数据流中的LN插入。
注： N = 4 (多速设计)或1 (三速设计)
sdi_tx_ln_b

Input

11*N

sdi_tx_enable_ln = 1时，数据流中的LN插入。

仅用于3G level B，6G 8数据流交叉存取和12G 16数据流交叉存取。
注： N = 4 (多速设计)或1 (三速设计)
sdi_tx_vpid_overwrite

Input

1

使能该信号覆盖数据流中嵌入的现有有效负载ID。
sdi_tx_line_f0

Input

11*N

显示与有效负载ID一同插入的行号。
sdi_tx_line_f1

Input

11*N

sdi_tx_vpid_byte1

Input

8*N

插入有效负载ID字段中的有效负载ID字节。
sdi_tx_vpid_byte2

Input

8*N

sdi_tx_vpid_byte3

Input

8*N

sdi_tx_vpid_byte4

Input

8*N

sdi_tx_vpid_byte1_b

Input

8*N

sdi_tx_vpid_byte2_b

Input

8*N

sdi_tx_vpid_byte3_b

Input

8*N

sdi_tx_vpid_byte4_b

Input

8*N

sdi_rx_coreclk_is_ntsc_paln

Input

1
显示rx_coreclk是148.5 MHz或148.35 MHz：
  • 0: 148.5 MHz
  • 1: 148.35 MHz
sdi_tx_datavalid

Output

1

从SDI TX内核生成的数据有效信号。时序（H：高，L：低）与tx_vid_clkout同步，并且其设置如下：

  • SD-SDI = 1H 4L 1H 5L
  • HD-SDI = H（单速）和1H 1L（三速/多速）
  • 3G/6G/12G-SDI = H
sdi_rx_align_locked

Output

1

对齐锁定，表明IP核发现TRS与字对齐已执行。
sdi_rx_trs_locked

Output

N

TRS锁定，表明IP核发现同一时序内的6个连续TRS。
注： N = 4（多速设计）或1（三速设计）
sdi_rx_clkout_is_ntsc_paln

Output

1

表明接收器正在以整数或小数帧速率接收视频速率。

  • 0: Integer frame rate
  • 1: Fractional frame rate
sdi_rx_format

Output

4*N

接收的视频传输格式。请参阅 SDI II Intel® FPGA IP用户指南中的编码值。
注： N = 4 （多速设计）或1（三速设计）
sdi_rx_ap

Output

N

有效图像间隔时序信号。启用有效图像间隔启时该信号置位。
sdi_rx_eav

Output

N

接收器输出信号，显示当前TRS为EAV。在TRS的第四个字处置位该信号，即XYZ字。
sdi_rx_ln

Output

11*N

接收到的协议行号。
sdi_rx_ln_b

Output

11*N

sdi_rx_crc_error_c

Output

N

协议中的CRC错误状态信号。
sdi_rx_crc_error_y

Output

N

sdi_rx_crc_error_c_b

Output

N

sdi_rx_crc_error_y_b

Output

N

sdi_rx_line_f0

Output

11*N

协议中的负载ID状态。
sdi_rx_line_f1

Output

11*N

sdi_rx_vpid_byte1

Output

8*N

sdi_rx_vpid_byte2

Output

8*N

sdi_rx_vpid_byte3

Output

8*N

sdi_rx_vpid_byte4

Output

8*N

sdi_rx_vpid_checksum_error

Output

N

sdi_rx_vpid_valid

Output

N

sdi_rx_vpid_byte1_b

Output

8*N

sdi_rx_vpid_byte2_b

Output

8*N

sdi_rx_vpid_byte3_b

Output

8*N

sdi_rx_vpid_byte4_b

Output

8*N

sdi_rx_vpid_checksum_error_b

Output

N

sdi_rx_vpid_valid_b

Output

N

收发器接口
tx_pll_refclk_sel

Input

1
显示TX收发器使用的参考时钟。
  • 0 = tx_pll_refclk
  • 1 = tx_pll_refclk_alt

如果未执行TX时钟动态开关，则始终设置为1'b0。
tx_rcfg_cal_busy

Input

1

TX PHY复位控制器的收发器校准状态。
rx_rcfg_cal_busy

Input

1

RX PHY复位控制器和RX重配置管理模块的收发器校准状态。
gxb_rx_serial_data

1

RX收发器串行数据。
gxb_tx_serial_data

Output

1

TX收发器串行数据。
gxb_rx_ready

Output

1

RX收发器状态。
gxb_tx_ready

Output

1

TX收发器状态
gxb_rx_cal_busy

Output

1

RX收发器中的校准状态信号。
gxb_tx_cal_busy

Output

1

TX收发器中的校准状态信息
tx_pll_locked

Output

1

TX PLL锁定信息。
tx_pll_locked_alt

Output

1

TX PLL alt锁定状态。
cdr_reconfig_busy

Output

1

RX CDR重配置状态。
tx_reconfig_busy

Output

1

TX PLL/收发器重配置状态。
收发器重配置接口
gxb_du_rcfg_write

Input

1

收发器仲裁器到双工模式收发器的重配置接口信号。
gxb_du_rcfg_read

Input

1
gxb_du_rcfg_address

Input

11
gxb_du_rcfg_writedata

Input

32
gxb_du_rcfg_readdata

Output

32
gxb_du_rcfg_waitrequest

Output

1
gxb_rx_rcfg_write

Input

1

收发器仲裁其到RX收发器的重配置接口信号。
gxb_rx_rcfg_read

Input

1
gxb_rx_rcfg_address

Input

11
gxb_rx_rcfg_writedata

Input

32
gxb_rx_rcfg_readdata

Output

32
gxb_rx_rcfg_waitrequest

Output

1
gxb_tx_rcfg_write

Input

1

收发器仲裁器到TX收发器的重配置接口信号。
gxb_tx_rcfg_read

Input

1
gxb_tx_rcfg_address

Input

11
gxb_tx_rcfg_writedata

Input

32
gxb_tx_rcfg_readdata

Output

32
gxb_tx_rcfg_waitrequest

Output

1
rx_rcfg_readdata

Input

32

RX重配置管理模块到收发器仲裁器的重配置接口信号。
rx_rcfg_waitrequest

Input

1
rx_rcfg_write

Output

1
rx_rcfg_read

Output

1
rx_rcfg_address

Output

11
rx_rcfg_writedata

Output

32
tx_rcfg_readdata

Input

32

TX重配置管理模块到收发器仲裁器的重配置接口信号。
tx_rcfg_waitrequest

Input

1
tx_rcfg_write

Output

1
tx_rcfg_read

Output

1
tx_rcfg_address

Output

11
tx_rcfg_writedata

Output

32
tx_fpll_rcfg_write

Input

1

发送到fPLL Avalon-MM接口的重配置接口信号。
tx_fpll_rcfg_read

Input

1
tx_fpll_rcfg_writedata

Input

32
tx_fpll_rcfg_address

Input

11
tx_fpll_rcfg_readdata

Output

32
tx_fpll_rcfg_waitrequest

Output

1
表 17.  环回顶层信号
信号 方向 宽度 说明
时钟
sdi_tx_clkout

Input

1

视频数据的TX收发器恢复并行时钟。
sdi_rx_clkout

Input

1

RX收发器用于视频数据的已恢复并行时钟。
sdi_reclk_sysclk

Input

1

重新锁定模块的输入时钟（无外部VCXO解决方案）。该时钟应该与fPLL reconfig_clk相同。

注： Intel® Stratix® 10器件中，可将该时钟分配给GPIO时钟，而非收发器参考时钟管脚，但必须先满足以下条件：
  • 使用收发器bank中的通道0和通道3。
  • SDI RX和TX核必须放置于上述通道的其中之一中。
  • SDI RX和RX核处于多速模式。
gxb_tx_ready

Input

1

 到内部FIFO块的复位信号，表示SDI TX已准备接收。
复位
sdi_rx_rst_proto

Input

1

到SDI RX核的复位信号，表示协议当前处于复位状态。
sdi_reclk_rst

Input

1

重新锁定模块的复位信号（无外部VCXO解决方案）。
SDI相关信号
sdi_rx_dataout

Input

20*N

接收器恢复并行视频数据。
注： N = 4 (多速设计)或1 (三速设计)
sdi_rx_dataout_valid

Input

1

SDI RX核生成的数据有效信号
sdi_rx_std

Input

3

从SDI RX 核所接收的视频标准。
sdi_rx_trs

Input

N

SDI II Intel® FPGA IP核中的接收器输出信号，表示当前字为TRS。
注： N = 4（多速设计）或1（三速设计）
sdi_rx_trs_locked

Input

 N
SDI RX核中的TRS已锁定状态信号。
注： N = 4（多速设计）或1（三速设计）
sdi_rx_frame_locked

Input

1

SDI RX核中的帧锁定状态信号。
sdi_tx_dataout_valid

Input

1

SDI TX核中生成的数据有效信号。
sdi_rx_h

Input

1

从SDI RX核中提取的水平消隐间隔时序信号。
sdi_rx_format

Input

4

已接收的视频传输格式。
sdi_rx_clkout_is_ntsc_paln

Input

1

SDI RX内核中的指示，表示接收器当前接收的视频速率为整数或小数帧速率。
sdi_tx_datain

Output

20*N

传输到SDI TX核的并行视频数据输入信号。
注： N = 4（多速设计）或1（三速设计）
sdi_tx_datain_valid

Output

1

发送器并行数据到SDI TX 核的数据有效。
sdi_tx_trs

Output

1

发送器TRS输入，以显示当前字是TRS，发送到SDI TX核。
sdi_tx_std

Output

3

表示SDI TX核所需的传输视频标准。
板上Si516的电压控制信号
vcoclk_up

Output

1

Si516的升压信号，以提高电压。
vcoclk_down

Output

1

Si516的降压信号，以降低电压。
fPLL重配置信号
pll_locked

Input

1

PLL锁定状态信号。
pll_reconfig_readdata

Input

32

发送到fPLL Avalon-MM接口的重配置接口信号。
pll_reconfig_waitrequest

Input

1
pll_reconfig_write

Output

1
pll_reconfig_read

Output

1
pll_reconfig_writedata

Output

 32
pll_reconfig_address

Output

11
表 18.  收发器仲裁器信号
信号 方向 宽度 说明
板上振荡器信号
clk

Input

1

重配置时钟。该时钟应该与重配置管理块共享同一时钟。

注： Intel® Stratix® 10器件中，可将该时钟分配给GPIO时钟，而非收发器参考时钟管脚，但必须先满足以下条件：
  • 使用收发器bank中的通道0和通道3。
  • SDI RX和TX核必须放置于上述通道的其中之一中。
  • SDI RX和RX 核处于多速模式。
reset

Input

1

复位信号。该复位i信号应与重配置管理块共享同一时钟。
rx_rcfg_en

Input

1

RX重配置使能信号。
tx_rcfg_en

Input

1

TX重配置使能信号。
rx_rcfg_ch

Input

2

显示RX上要重配置的通道。SDI中，始终分配到2'b00。
tx_rcfg_ch

Input

2

显示TX上要重配置的通道。SDI中，始终分配到2'b00。
rx_reconfig_mgmt_write

Input

1

RX重配置管理中的重配置Avalon-MM接口。
rx_reconfig_mgmt_read

Input

1
rx_reconfig_mgmt_address

Input

11
rx_reconfig_mgmt_writedata

Input

32
rx_reconfig_mgmt_readdata

Output

32
rx_reconfig_mgmt_waitrequest

Output

1
tx_reconfig_mgmt_write

Input

1

TX重配置管理中的重配置Avalon-MM接口
tx_reconfig_mgmt_read

Input

1
tx_reconfig_mgmt_address

Input

11
tx_reconfig_mgmt_writedata

Input

32
tx_reconfig_mgmt_readdata

Output

32
tx_reconfig_mgmt_waitrequest

Output

1
reconfig_write

Output

1

收发器的重配置Avalon-MM接口。
reconfig_read

Output

1
reconfig_address

Output

11
reconfig_writedata

Output

32
rx_reconfig_readdata

Input

32
rx_reconfig_waitrequest

Input

1
tx_reconfig_readdata Input

1
tx_reconfig_waitrequest

Input

1
rx_cal_busy

Input

1

RX收发器的校准状态信号。
tx_cal_busy

Input

1

TX收发器发出的校准状态信号。
rx_reconfig_cal_busy

Output

1

到RX收发器PHY复位控制的校准状态信号。
tx_reconfig_cal_busy

Output

1

从TX收发器PHY复位控制的校准状态信号。
视频码型生成器信号
clk

Input

1

时钟信号。该时钟必须连接到TX/Du顶上的 tx_vid_clkout输入信号。

rst

Input

1

复位信号。该复位信号应与TX/Du顶部的tx_vid_clkout时钟信号同步。

bar_100_75n

Input

1

使能该信号，以生成100%颜色条码型。禁用该信号，会生成75%颜色条码型。
enable

Input

1

 该信号作为数据有效信号，发送到该模块。该信号应该连接与TX/Du顶部发出的sdi_tx_datavalid信号连接。
patho

Input

1

使能该信号，生成错误（pathological）码型。
blank

Input

1

使能该信号，生成空白信号。
no_color

Input

1

使能该信号，生成无颜色的条形图。
sgmt_frame

Input

1

使能该信号后，在生成1080i50或1080i60视频的同时生成分段帧视频格式的负载ID。
tx_std

Input

3

显示所需的发送视频标准。该输入信号必须匹配TX/Du顶部的tx_vid_std。

tx_format

Input

4

表示所需的发送视频标准。
dl_mapping

Input

1

使能该信号后生成通过双链路映射的数据流。

注： 仅适用于HD双链路或者3G Level B双链路视频标准。
ntsc_paln

Input

1

使能该信号后生成小数帧速率视频格式的负载ID。禁用该信号后生成整数帧速率视频格式。
dout

Output

20*S

数据输出信号，要连接到TX/Du顶部的tx_vid_data输入信号。

dout_valid

Output

1

数据有效输出信号，要连接到TX/Du顶部的tx_vid_clkout输入信号。

trs

Output

1

TRS输出信号，要连接到TX/Du顶部的tx_vid_trs输入信号。

ln

Output

11*S

行号输出信号，要连接到TX/Du顶部的tx_vid_trs输入信号。

dout_b

Output

20*S

link B数据输出信号用于链路B（HD双数据链路）。
dout_valid_b

Output

1

数据有效输出信号，用于链路B（HD双链路）。
trs_b

Output

1

TRS输出信号，用于链路B（HD双链路）。
ln_b

Output

11*S

行号输出信号，要连接到TX/Du顶部的sdi_tx_ln_b输入信号。

vpid_byte1

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte1输入信号。

vpid_byte2

输入

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte2输入信号。

vpid_byte3

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte3输入信号。

vpid_byte4

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte4输入信号。

vpid_byte1_b

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte1_b输入信号。

vpid_byte2_b

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte2_b输入信号。

vpid_byte3_b

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte3_b输入信号。

vpid_byte4_b

Input

8*N

负载ID输出信号，要连接到TX/Du顶部的sdi_tx_vpid_byte4_b输入信号。

line_f0

Output

11*N

行号输出信号，需要连同有效负载ID一起插入。该信号必须连接TX/Du顶部sdi_tx_line_f0输入信号。

line_f1

Output

11*N

行号输出信号，要连同有效负载ID一起插入。该信号必须连接TX/Du顶部的sdi_tx_line_f1输入信号。

码型生成器控制模块信号
avmm_clk_in_clk

Input

1

到Avalon-MM接口的时钟信号。
tx_clkout_in_clk

Input

1

Parallel I/O (PIO) IP的时钟信号。该时钟必须与视频码型生成器共享同一时钟。
avmm_clk_reset_n

Input

1

到Avalon-MM接口的复位信号。
pattgen_rst_reset_in0

Input

1

输入复位信号，发送到复位同步器，将复位同步到tx_clkout_in_clk时钟域。

pattgen_rst_reset_in1

Input

 1
pattgen_rst_reset_out

Input

1

复位同步器的输出复位。该复位同步到tx_clkout_in_clk时钟域，并连接视频码型生成器的输入复位。

pattgen_ctrl_pio_out_port

Output

12

从PIO发出的输出控制信号，以控制视频码型生成器。
器件初始化模块信号
clk

Input

1

发送到复位延迟模块的时钟信号。
init_done

Output

1

该信号用于显示器件在可编程延迟后已完成其初始化阶段，其中的编程延迟由CNTR_BITS参数确定。

注： CNTR_BITS参数确定延迟计数器的位宽度。默认值为16。
二级标题