2.3. 设计组件

SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

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ID 683368

日期 10/05/2020

版本 20.3-19.1.1

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2.3. 设计组件

SDI II Intel® FPGA IP核设计实例需要以下组件。

表 10. Device Under Test (DUT)组件
设计实例	说明
SDI II Intel® FPGA IP	TX TX核接收顶层视频数据，并将必要信息（如，行号(LN)，循环冗余校验，有效载荷ID）编码为数据流。多速率设计中，TX核过采样接收的各视频标准的数据，且过采样数据率最高达到11.88 Gbps。根据11.88 Gbps数据率设置，指定连接收发器的并行数据接口（ `tx_parallel_data`）分配。 RX RX核接收L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP 核的并行数据，并对信息解码。该信息包含解扰，重新对齐数据以及提取用户所需的必要信息。多速率设计中，由于针对各视频标准恢复的数据宽度存在差异，因此请先重新分配收发器的`rx_parallel_data`，然后才将该数据传递回协议块。
L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP	TX Native PHY IP块接收SDI II Intel® FPGA IP核并行数据后先将其串行化然后再进行传递。 HD/3G-SDI单速和三速设计中，需要使能简化数据接口选项，以便并行数据直接连接SDI II Intel® FPGA IP核`tx_dataout`信号。多速设计中，由于12G-SDI收发器PHY设置的限制，请禁用该选项。 RX Native PHY块接收外部视频源串行数据。 HD/3G-SDI单速和三速设计中，请使能简化数据接口选项，以便并行数据直接连接SDI II Intel® FPGA IP核`rx_datain`信号。对于多速设计，由于12G-SDI收发器PHY设置的限制，请禁用该选项。注：必须将该块的 `rx_analogreset_stat`输出信号连接到RX Reconfiguration Management模块，以显示收发器处于复位状态。 L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP核上最大并行数据宽度最高仅达到40比特。因此，该设计要求PHY适配器块与 SDI II Intel® FPGA IP核兼容。双工模式收发器（有外部VCXO的SDI三速并行环回设计），仅生成一个虚RX的PHY（ sdi_rx_phy.ip）来获得RX重配置的收发器配置文件（_CFG0.sv, _CFG1.sv, …）。从双工模式收发器生成的配置文件中含有TX寄存器配置。无需重新配置这些寄存器，因为仅SDI RX核需要收发器重新配置。
Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP	TX 该控制器的复位输入是从顶层触发。该控制器根据模块内的复位顺序生成L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP 块相应的模拟和数字复位信号。使用该块中的`tx_ready`输出信号作为TX核的复位信号，显示收发器已启动并正在运行，还表示已准备接收内核数据。 RX 该控制器复位输入由SDI II Intel® FPGA IP内核触发。该控制器根据模块内部的复位顺序生成 L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP 块相应的模拟和数字复位信号。
RX Reconfiguration Management	RX收发器重配置管理块重新配置L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP 块，以接收从SD-SDI到12G-SDI标准的各种数据率。为指示收发器状态，请将收发器的`rx_cal_busy`和 `rx_analogreset_stat`连接该模块。注：如果设计中需要使用重配置管理模块，需要在QSF文件中进行一些分配。有关如何进行QSF分配的指导，请参阅 SDI II Intel® FPGA IP用户指南中的r对三速和多速使用生成的重配置管理部分。
TX Reconfiguration Management	TX PLL或收发器重配置管理块重新配置TX PLL或L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP 块以动态更改TX时钟实现整数和分数帧速率切换。该模块需要收发器的`tx_cal_busy`，`pll_cal_busy`和 `tx_analogreset_stat`以及PLL，以显示TX PLL开关设计中的收发器状态。
TX PLL/TX PLL Alt	发送器PLL块为Transceiver Native PHY提供串行快速时钟。 TX PLL开关设计中，始终配置TX PLL生成整数帧速率，而配置TX PLL Alt生成小数帧速率。 TX PLL参考时钟开关设计中，配置TX PLL获得参考时钟0以生成整数帧速率，并获得参考时钟1生成小数帧速率。单速和多速设计中，该PLL可以是CMU PLL，ATX PLL或fPLL。多速设计中，不建议将CMU PLL用于12G数据率。而使用fPLL或ATX PLL。无外部VCXO的并行环回多速设计中，该设计实例提供ATX-fPLL级联配置实现最佳抖动性能。如果需要合并多个通道之间的PLL，请将TX PLL从TX顶部移出。
Multi-Rate PHY Adapter	该适配器块中包含混合宽度DCFIFO，以在收发器和SDI II Intel® FPGA IP核之间转换并行数据宽度。 Intel® Stratix® 10 设计中需要使用该模块，因为其收发器不支持80-bit并行数据接口。

表 11. 环回组件
组件	说明
Loopback FIFO	该块中包含双时钟FIFO（DCFIFO）缓冲器，可处理异步时钟域之间的数据传输—收发器恢复时钟和发送器时钟输出。收发器通过此FIFO缓冲器将已解码的RX数据发送到发送器。接收器锁定时，RX数据被写入FIFO缓冲器。在装到FIFO缓冲器的一半时，发送器开始读取，编码和发送数据。
相位频率检测器（PFD）	并行环回设计中使用 Intel® Stratix® 10 FPGA开发板板上Si516 VCXO时需要该软件PFD块。该模块会比较接收器和发送器并行时钟之间的相位，并生成向上或向下信号连接Si516 VCXO。由于这些向上/向下信号控制VCXO的电压，从而可将两个时钟域的频率尽可能调整到彼此接近的程度。注：仅适用于有外部VCXOA的单速和三速并行环回设计。
Reclock	无外部VCXO的并行环回设计需要该模块。该模块会比较接收器和发送器并行时钟之间的相位。该模块的输出接口连接fPLL或ATX PLL块的重配置Avalon Memory-Mapped (Avalon-MM)接口。如果时钟域之间存在任何频率差异，则该模块会生成必要信号来重新配置fPLL或ATX PLL块，从而使时钟频率尽可能相匹配。注：仅适用于无外部VCXO的并行环回设计。

表 12. 视频码型生成器组件
组件	说明
Video Pattern Generator	基础视频码型生成器，支持4:2:2 YCbCr的SD-SDI最高达到12G-SDI视频格式。该生成器使您能够选择色标（colorbar）码型或病态（pathological）码型的静态视频。
Pattern Gen Control PIO	提供的存储器映射接口，可用来控制视频吗行生成器。
JTAG to Avalon Master Bridge	提供通过JTAG接口对设计中Parallel I/O (PIO) IP核的System Console主机访问权限。

表 13. 通用块
组件	说明
Transceiver Arbiter	当同一物理通道RX或TX收发器需要重新配置时，该通用功能块可避免各收发器同时重新校准。如果应用程序中同一通道内的RX和TX收发器被分配到独立的IP实现，则同时重新校准会对该应用程序造成影响。该收发器仲裁器是对建议的解决方案—将单工TX和单工RX合并到同一物理通道的扩展。该收发器仲裁器还能协助针对同一物理通道中单工RX和TX收发器的合并与仲裁Avalon-MM RX 和TX重配置请求，因为收发器的重配置对接端口仅允许依次序访问。如果通道中只有RX或TX收发器时，则无需使用收发器仲裁器。收发器仲裁器通过其Avalon-MM重配置接口识别重配置请求者，并确保门控对应的`tx_reconfig_cal_busy`或`rx_reconfig_cal_busy`。
Device Initialization (device_init)	该模块包含 Intel® Stratix® 10 Reset Release IP，可提供用于开启操作的系统逻辑的已知初始化状态。该模块还包含复位延迟块，可进一步延迟来自IP的信号状态，以便更安全操作。有关 Intel® Stratix® 10 Reset Release IP的更多信息，请参阅 Intel® Stratix® 10 配置用户指南中的 Intel® Stratix® 10 Reset Release IP部分。