2.4. 时钟方案信号
以该表格列出SDI II Intel® FPGA IP核设计实例中使用的时钟方案信号。
| 时钟 | 信号在设计中的名称 | 说明 | |
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| TX PLL Refclock | tx_pll_refclk |
TX PLL参考时钟，其频率为，可被该数据速率下收发器整除的任何频率。必须将该时钟连接到专用收发器参考时钟管脚。
注： 12G-SDI设计中，Intel建议将refclk管脚放置在与TX PLL块相同收发器bank内，从而确保设计中获得最佳抖动性能。
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| TX PLL Alt Refclock | tx_pll_refclk_alt | 第二个TX PLL参考时钟，其频率为，可被该数据速率下收发器整除的任何频率。该时钟必须连接到专用收发器参考时钟管脚。
注： 12G-SDI设计中，Intel建议将refclk管脚放置在与TX PLL块相同的收发器bank内，以确保设计获得最佳抖动性能。
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| TX Transceiver Clockout | tx_vid_clkout | 从收发器获得的恢复时钟。
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| TX PLL Serial Clock | tx_serial_clk | TX PLL生成的串行快速时钟。时钟频率根据数据速率设置。 |
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| RX Refclock | rx_cdr_refclk | 收发器时钟数据恢复（CDR）参考时钟，其频率为，可被该数据速率下收发器整除的任何频率。仅整数和分数帧速率需要单速参考时钟频率支持。并且必须是连接到收发器时钟管脚的自由运行时钟。 Intel® Stratix® 10 设计实例中，所有变体中都将148.5 MHz时钟频率为用作参考时钟。 使用较高的时钟频率需要修改L-Tile/H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP core 参数编辑器中RX CDR参考时钟值。对于三速或多速模式，需要修改每个配置文件的参考时钟值。请参阅SDI II Intel FPGA IP用户指南中更改Transceiver Native PHY IP核中的RX CDR部分。
注： 请勿与并行环回设计中的RX收发器参考时钟共享TX PLL参考时钟。并行环回设计中，调整TX PLL 时钟以匹配RX恢复时钟频率。
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| rx_core_refclk | SDI RX核参考时钟 需要频率为148.5/148.35 MHz或297/296.7 MHz，具体取决于为Rx core clock (rx_coreclk) frequency参数指定的值。该时钟必须是自由运行的时钟。
注： SDI II Intel® FPGA IP版本19.1及以后更高版本中，所有 Intel® Stratix® 10设计实例的默认设置为148.5/148.35 MHz，以与收发器参考时钟频率保持一致。
注： Intel® Stratix® 10器件中，可将该时钟分配给GPIO时钟，而非收发器参考时钟管脚，但必须先满足以下条件：
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| RX Transceiver Clkout | rx_vid_clkout | 从收发器或的恢复时钟。
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| Management Clock | rx_rcfg_mgmt_clk | 自由运行时钟，Avalon-MM接口使用该时钟进行重配置，而PHY复位控制器将该时钟用于收发器复位序列。本设计实例中该时钟和rx_coreclk之间共享频率148.5 MHz。
该时钟还对器件初始模块中的复位延迟块提供时钟。将该时钟分配给GPIO时钟，而非接收器参考时钟管脚，但必须先满足以下条件：
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| 组件 | 要求的频率（MHz） | ||
| Avalon-MM重配置 |
100 – 150 |
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| 收发器PHY复位控制器 |
1 – 500 | ||
| tx_rcfg_mgmt_clk | 自由运行的时钟，Avalon-MM接口使用该时钟进行重配置，而PHY复位控制器用于收发器复位序列。本设计实例中该时钟和rx_coreclk之间共享频率148.5 MHz。
该时钟与器件初始模块中的复位延迟块同步。将该时钟分配给GPIO时钟，而非接收器参考时钟管脚，但必须先满足以下条件：
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| 组件 | 所需频率 (MHz) | ||
| Avalon-MM重配置 |
100 – 150 |
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| 收发器PHY复位控制器 |
1 – 500 | ||