SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

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ID 683368
日期 10/05/2020
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1. SDI II Intel® FPGA IP设计实例快速入门 2. SDI II Intel® FPGA IP设计实例详细说明 3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南 4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史
1. SDI II Intel® FPGA IP设计实例快速入门 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. SDI II Intel® FPGA 设计实例参数
1.5. 编译和测试设计 x
1.5.1. 连接和设置指南 1.5.2. 设计考量
2. SDI II Intel® FPGA IP设计实例详细说明 x
2.1. 并行环回设计实例 2.2. 串行环回设计实例 2.3. 设计组件 2.4. 时钟方案信号 2.5. 接口信号 2.6. 视频码型生成器参数 2.7. 硬件设置 2.8. 仿真测试台 2.9. 升级设计
1. SDI II Intel® FPGA IP设计实例快速入门
2. SDI II Intel® FPGA IP设计实例详细说明
3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南
4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史

1.6. SDI II Intel® FPGA 设计实例参数

表 9.   Intel® Stratix® 10 器件的SDI II Intel® FPGA 设计实例参数

参数

值

说明

可用的设计实例
Select Design

Parallel loopback with external VCXO（有外部VCXO的并行环回）,

Parallel loopback without external VCXO（无VCXO的并行环回）,

Serial loopback

 选择需要生成的设计实例。
  • 有外部VCXO的并行环回可同步：并行环回设计通过有VCXO同步RX和TX之间的时钟。
  • 无外部VCXO的并行环回：使用FPGA中内部PLL的并行环回设计同步RX和TX之间的时钟。
    注： 该选项仅在使用生产器件时可用。
  • 串行环回: 串行环回可在无可用视频源时使能简单演示功能，并突出显示Dynamic TX clock switching功能。IP核可结合TX生成内部视频码型并发送至RX。
设计实例选项

TX PLL type

CMU

fPLL,

ATX

ATX-fPLL cascading

选择收发器PLL类型。

  • CMU PLL仅支持最高达到3G-SDI的数据率。
    注： 且不适用于无外部环回设计。
  • fPLL支持高达12G-SDI的所有数据率。
    注： 单速或三速模式下生成的无外部VCXO并行环回设计中，仅fPLL可用。
  • ATX仅支持最高达到12G-SDI的数据率。
    注： 不适用于无外部VCXO的并行环回设计。
  • 仅当选择多速（最高达到12G-SDI）模式下无VCXO并行环回设计时，才可用ATX-fPLL级联。

Dynamic TX clock switching

Off,

TX PLL switching,

TX PLL reference clock switching
  • Of：禁用动态开关。
  • TX PLL开关：例化两个PLL，每个PLL都有各自的参考输入时钟。
  • TX PLL参考时钟开关：例化有两个参考输入时钟的PLL。

开启该选项允许动态开关在1和1/1.001数据率之间切换。
设计实例文件
Simulation

On,

Off

开启该选项生成仿真测试台的必要文件。
Synthesis

On,

Off

 开启该选项生成 Intel® Quartus® Prime编译和硬件演示的必要文件。

生成的HDL格式
Generate File Format

Verilog,

VHDL

 为生成的设计文件集选择理想的HDL格式。
注： 该选项仅确定已生成顶层IP文件的格式。所有其他文件（如，硬件演示的实例测试台和顶层文件）均为Verilog HDL格式。

目标开发套件
Select Daughter Card

Nextera VIDIO 12G-SDI FMC card,

Terasic 12G-SDI FMC card

 选择子卡，该子卡将与Select Board参数中所选Intel FPGA开发板配对。该选项显示为灰色不可用时，可配置此设计实例从而使用板上SDI连接器。选择No Development Kit或Custom Development Kit参数后，该选项无效。
Select Board

No Development Kit,

Stratix 10 GX FPGA L-tile Development Kit,

Stratix 10 GX FPGA H-tile Development Kit,

Custom Development Kit

 选择目标设计实例使用的开发板。
  • No Development Kit（无开发套件）：该选项不包含设计实例中所有硬件方面。IP核将所有管脚分配为虚拟管脚。
  • Intel® Stratix® 10 L-tile或H-tile FPGA Development Kit：该选项自动选择与开发套件中器件匹配的工程目标器件。如果使用其他版本的开发板并且器件种类不同，则可使用Change Target Device参数更改目标器件。IP核根据开发板设置所有管脚分配。根据使用的 Intel® Stratix® 10 器件，可选择使用Stratix 10 GX FPGA L-tile或H-tile开发套件。
    注： 如果选择Bidirectional模式，则该选项不可用。开发板上的SDI通道和子卡管脚仅与单工模式兼容。
  • Custom Development Kit（定制开发板）：该选项允许在使用Intel FPGA的第三方开发板上测试设计实例。但可能需要自行设置管脚分配。
目标器件
Change Target Device

On,

Off

 打开该选项并根据开发套件选择需要的器件版本。
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