SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

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ID 683368
日期 10/05/2020
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1. SDI II Intel® FPGA IP设计实例快速入门 2. SDI II Intel® FPGA IP设计实例详细说明 3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南 4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史
1. SDI II Intel® FPGA IP设计实例快速入门 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. SDI II Intel® FPGA 设计实例参数
1.5. 编译和测试设计 x
1.5.1. 连接和设置指南 1.5.2. 设计考量
2. SDI II Intel® FPGA IP设计实例详细说明 x
2.1. 并行环回设计实例 2.2. 串行环回设计实例 2.3. 设计组件 2.4. 时钟方案信号 2.5. 接口信号 2.6. 视频码型生成器参数 2.7. 硬件设置 2.8. 仿真测试台 2.9. 升级设计
1. SDI II Intel® FPGA IP设计实例快速入门
2. SDI II Intel® FPGA IP设计实例详细说明
3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南
4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史

2.8. 仿真测试台

可使用仿真测测试台检查trs_locked信号置位。还可使用该测试台检测每次视频标准切换后所触发的收发器重配置次数。
图 16. 单工模式仿真测试台结构框图
图 17. 双工模式仿真测试台结构框图
表 21.  测试台组件
组件 说明
Testbench Control 该块控制仿真的测试顺序，并生成发送到TX和视频码型生成器块的必要干预信号。
RX Checker 该检查器检测从RX协议的trs_locked信号，并比较实际执行的收发器重配置次数与预期执行次数。
TX Checker 该检查器验证TX串行数据是否含有有效TRS信号。
图 18. 三速和多速设计的视频标准顺序
单速设计，仅测试一种视频标准：
  • HD-SDI单速—HD
  • 3G-SDI单速—3G Level A
如果使能Dynamic Tx Clock Switching参数，则仅以2种不同TX PHY参考时钟测试一个视频标准，以进行切换演示：
  • HD-SDI单速—HD
  • 3G-SDI单速/三速—3G Level A
  • 多速—12G 8流交错
图 19. 仿真波形
成功仿真的结束信息如下： 
#### TRANSMIT TEST COMPLETED SUCCESSFULLY! ####
#  
#### Channel 1: RECEIVE TEST COMPLETED SUCCESSFULLY! ####
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