SDI II Intel® Stratix 10 FPGA IP设计实例用户指南

下载 PDF
ID 683368
日期 10/05/2020
Public
文档目录
文档目录 x
1. SDI II Intel® FPGA IP设计实例快速入门 2. SDI II Intel® FPGA IP设计实例详细说明 3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南 4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史
1. SDI II Intel® FPGA IP设计实例快速入门 x
1.1. 目录结构 1.2. 硬件和软件要求 1.3. 生成设计 1.4. 仿真设计 1.5. 编译和测试设计 1.6. SDI II Intel® FPGA 设计实例参数
1.5. 编译和测试设计 x
1.5.1. 连接和设置指南 1.5.2. 设计考量
2. SDI II Intel® FPGA IP设计实例详细说明 x
2.1. 并行环回设计实例 2.2. 串行环回设计实例 2.3. 设计组件 2.4. 时钟方案信号 2.5. 接口信号 2.6. 视频码型生成器参数 2.7. 硬件设置 2.8. 仿真测试台 2.9. 升级设计
1. SDI II Intel® FPGA IP设计实例快速入门
2. SDI II Intel® FPGA IP设计实例详细说明
3. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南
4. SDI II Intel® Stratix® 10 FPGA IP设计实例用户指南文档修订历史

1.5. 编译和测试设计

要编译并运行硬件设计实例中的演示测试，请按照如下步骤：
  1. 请确保完成硬件设计实例生成。
  2. 开启quartus/sdi_ii_s10_demo.qpf.
  3. 点击Processing > Start Compilation。
  4. 成功编译后， Intel® Quartus® Prime Pro Edition软件将.sof文件生成于您指定的目录中。
    注： 必须先完成编译才上电开发板，并进行必要的时钟控制器设置。开发板上电后，必须在18秒内执行如下步骤5和6。
  5. 开启Clock Controller参数编辑器并在Si5341选项中设置时钟频率。
    • HD/3G-SDI单速和三速设计：
      • 使用外部VCXO的并行环回设计中，将Out1频率设置为148.5 MHz。
      • 不适用外部VCXO的并行环回设计中，将Out1频率设置为100 MHz。
      • 如果在Design Example参数编辑器中开启Dynamic Tx clock switching参数，则请将Out1频率设置为148.35165 MHz。
    • 多速设计：
      • 在使用外部VCXO的并行环回设计中，将Out1频率设置为148.5 MHz。
      • 而在不使用VCXO的并行环回设计中，将Out4频率设置为148.5 MHz，并将Out5频率设置为245 MHz。
      • 如果在Design Example 参数编辑器中开启Dynamic Tx clock switching参数，则请将Out4频率设置为148.3516 Mhz，而Out5频率设置为148.5 MHz。
    图 5. 时钟控制器- Si5341
  6. 使用生成的.sof文件在开发板上配置所选器件（Tools > Programmer）。
    注： 如果漏掉时钟控制器设置但仍在18秒时间内编程器件，就会收到一条错误消息。该情况下，请先重新启动开发板，并编程.sof文件。然后，指定时钟控制器设置并再次编程.sof文件。
  7. 串行环回设计中，开启System Console以控制内部视频码型生成器。点击Tools > System Debugging Tools > System Console。
    注： 先关闭Clock Controller GUI和Programmer窗口，然后再开启System Console。
  8. 初始化后，在System Console中键入source ../hwtest/tpg_ctrl.tcl，开启码型生成器控制用户接口。选择需要的视频格式。
二级标题