| 2020.10.05 |
20.3 |
19.1.1 |
- 添加关于收发器参考时钟管脚的注释，因为对于如下信号，当收发器参考时钟管脚连接收发器bank特定通道中的内核逻辑时存在限制：
- rx_core_refclk
- rx_rcfg_mgmt_clk
- tx_rcfg_mgmt_clk
- sdi_reclk_sysclk
- clk（Transceiver Arbiter模块中）
- 添加了升级设计部分。
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| 2020.02.25 |
19.2 |
19.1.1 |
对设计实例参数部分中Select Board参数说明的注释进行了编辑。该参数不适用于Bidirectional（双向）模式下 的任何设计。 |
| 2019.07.30 |
19.2 |
19.1.1 |
- 更新了目录结构部分，在其中添加了以下文件和文件夹：
- alt_reset_delay.v
- device_init.v
- reset_release.ip
- <reset release ip generated folder>
- 在 SDI II Intel® FPGA IP设计实例详细说明章节的结构框图中添加了器件初始化模块。
- 在设计组件部分添加了有关器件初始化模块的信息。
- 对Clocking Scheme Signals部分中tx_rcfg_mgmt_clk和 rx_rcfg_mgmt_clk时钟的说明进行了更新，在该说明中添加了“这些信号还与器件初始化模块中的的复位延迟块同步”的内容。
- 在接口信号部分添加了有关器件初始化信号的信息。
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| 2019.04.01 |
19.1 |
– |
- 编辑了所有并行和串行环回串行和并行设计实例结构框图，主要将TX重配置管理块添加到并行环回设计实例，串行环回设计实例和仿真测试台部分。
- 在硬件和软件要求部分中添加Terasic 12G-SDI FMC子卡。如果设计对象是 Intel® Stratix® 10 L-tile器件，则需要该子卡。
- 在编译和测试设计部分中更新了指定时钟控制器设置和编程器件的步骤。
- 在连接和设置指导部分中对多速设计的连接和设置指导进行了更新，在其中添加了有关Terasic 12G-SDI FMC子卡的信息。
- 添加了对多速模式无外部VCXO串行环回设计的支持。该选项仅适用于 Intel® Stratix® 10 H-tile和L-tile生产器件。
- 添加了 Intel® Stratix® 10 L-tile开发套件选项，以及为选择子卡添加了新的参数。Select Daughter Card参数使您能够针对具体设计系列选择Nextera或Terasic子卡。
- 在设计组件部分对无外部VCXO并行环回多速设计添加了PLL信息。本设计实例提供ATX-fPLL级联配置，以实现最佳抖动性能。
- 更新了时钟方案信号中有关TX Refclock和TX Alt Refcloc的说明。对12G-SDI设计添加了注释，Intel建议将refclk管脚放置在与TX PLL block相同的收发器bank内，以确保设计获得最佳抖动性能。
- 在添加接口信号中添加新信号gxb_tx_ready的说明。该复位信号显示TX已准备接收。
- 编辑了接口信号中tx_pll_refclk_sel信号的说明，在其中添加了有关动态开关功能的信息。
- 在接口信号中添加对sdi_refclk_sma_p的说明。该信号为专用收发器参考时钟，与开启动态TX时钟开关功能的并行环回设计中的第二TX PLL连接。
- 在接口信号中对FMC port A上的Terasic SDI FMC子卡添加了说明。
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| 2018.05.07 |
18.0 |
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- 按照标准化和品牌重塑活动要求，将Intel FPGA SDI II IP核重命名为SDI II Intel® FPGA IP核。
- 将硬收发器重命名为Native PHY IP，表述更清晰。
- 对新添加的Parallel loopback without external VCXO设计选项添加相关信息。该选项适用于 Intel® Stratix® 10设计。仅fPLL适用于该选项。
- 将目录结构中环回设计和仿真的文件夹和文件更新为新的文件夹和文件：
- sdi_reclock.v
- pid_controller.v
- rcfg_pll_frac.v
- modelsim_files.tcl
- ncsim_files.tcl
- riviera_files.tcl
- vcs_files.tcl
- vcsmx_files.tcl
- xcelium_files.tcl
- tb_ln_check.v
- cds.lib
- hdl.var
- xcelium_setup.sh
- xcelium_sim.sh
- 添加了注释说明fPLL仅在选择Parallel loopback without external VCXO设计时可用。
- 添加有关多速设计支持297 MHz rx_coreclk频率的信息。
- 在仿真设计中添加使用 Xcelium* Parallel Simulator运行仿真的指导说明。
- 编辑了硬件和软件要求部分，在其中添加 Xcelium* Parallel仿真器的内容。
- 在接口信号中添加了125-MHz时钟信号(clk_enet)。
- 更新了refclk_qsfp1_p的说明。Clock Controller可将信号设置到148.5，148.35165或100 MHz。
- 编辑了设计实例结构框图，从中删除错误的苏剧连接。
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| 2017.11.06 |
17.1 |
– |
首次发布。 |