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1.8.1.3.1. 层次性设计配置
一个设计可以有多个配置。例如,可定义一个配置用以指定子层中所使用的源代码,同时定义另一配置用于设计的较高层次。
例如,假设设计中的子层为8比特加法器,则RTL Verilog代码以逻辑库名rtllib描述该加法器。门级代码以gatelib逻辑库描述该加法器。如需将门级代码用于加法器0 (zero)位,而将RTL级代码用于其他7位,则配置可能显示,如下:
门级代码用于加法器0(zero)位
config cfg1; design aLib.eight_adder; default liblist rtllib; instance adder.fulladd0 liblist gatelib; endconfig
如果将该8比特加法器例化8次以创建一个64比特加法器,请将配置cfg1作为8比特加法器的首个实例使用,且不可用于任何其他实例。执行此功能的配置,如下所示:
使用cfg1作为8比特加法器的首个实例
config cfg2; design bLib.64_adder; default liblist bLib; instance top.64add0 use work.cfg1:config; endconfig
注: 未绑定模块的名称可能与已绑定到实例的单元的名称不同。