1.7.7. 清除编译结果

Intel® Quartus® Prime Pro Edition用户指南: 设计编译

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ID 683236

日期 12/16/2019

版本 19.4

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文档目录

文档目录 x

1. 设计编译 2. 缩短编译时间 3. Intel® Quartus® Prime Pro Edition用户指南设计编译存档 A. Intel® Quartus® Prime Pro Edition用户指南

1. 设计编译 x

1.1. 编译概述 1.2. 设计综合 1.3. 设计布局和布线 1.4. 增量式优化流程 1.5. Hyper-Aware（超感知）设计流程 1.6. 完整编译流程（Full Compilation Flow） 1.7. 导出编译结果 1.8. 综合语言支持 1.9. Compiler优化技术 1.10. 综合设置参考 1.11. Fitter设置参考 1.12. 设计编译修订历史

1.1. 编译概述 x

1.1.1. 编译流程 1.1.2. 编译层次

1.2. 设计综合 x

1.2.1. 运行综合 1.2.2. 查看综合报告

1.2.1. 运行综合 x

1.2.1.1. 综合期间保留寄存器

1.3. 设计布局和布线 x

1.3.1. 使用Compilation Dashboard 1.3.2. 运行Fitter 1.3.3. 查看Fitter报告

1.3.2. 运行Fitter x

1.3.2.1. Fitter命令 1.3.2.2. 使能物理综合优化

1.3.3. 查看Fitter报告 x

1.3.3.1. 规划阶段报告 1.3.3.2. 布局阶段报告 1.3.3.3. 布线阶段报告 1.3.3.4. 重定时阶段报告 1.3.3.5. 定案阶段报告

1.3.3.2. 布局阶段报告 x

1.3.3.2.1. 全局信号可视化报告

1.3.3.3. 布线阶段报告 x

1.3.3.3.1. 全局布线器线缆利用情况

1.4. 增量式优化流程 x

1.4.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.4.2. 分析Compiler快照 1.4.3. 早期布局流程 1.4.4. 规划阶段后验证外设（I/O）

1.4.3. 早期布局流程 x

1.4.3.1. 早期布局后的时钟规划 1.4.3.2. Early Place后运行late_place

1.5. Hyper-Aware（超感知）设计流程 x

1.5.1. Step 1：运行寄存器重定时 1.5.2. Step 2：查看Retiming结果 1.5.3. Step 3：运行Fast Forward编译和Hyper-Retiming 1.5.4. Step 4：查看Hyper-Retiming结果 1.5.5. Step 5：实现Fast Forward建议

1.5.2. Step 2：查看Retiming结果 x

1.5.2.1. 查找关键链

1.5.3. Step 3：运行Fast Forward编译和Hyper-Retiming x

1.5.3.1. HyperFlex设置

1.5.4. Step 4：查看Hyper-Retiming结果 x

1.5.4.1. Clock Fmax Summary Report 1.5.4.2. Fast Forward Details Report（Fast Forward详情报告）

1.5.5. Step 5：实现Fast Forward建议 x

1.5.5.1. 重定时限制和解决方法

1.7. 导出编译结果 x

1.7.1. 导出版本兼容的编译数据库 1.7.2. 导入版本兼容的编译数据库 1.7.3. 创建设计分区 1.7.4. 导出设计分区 1.7.5. 重复使用设计分区 1.7.6. 查看Quartus数据库文件信息 1.7.7. 清除编译结果

1.7.6. 查看Quartus数据库文件信息 x

1.7.6.1. QDB文件属性类型

1.8. 综合语言支持 x

1.8.1. Verilog和SystemVerilog综合支持 1.8.2. VHDL综合支持

1.8.1. Verilog和SystemVerilog综合支持 x

1.8.1.1. Verilog HDL输入设置（设置对话框） 1.8.1.2. 设计库 1.8.1.3. Verilog HDL配置 1.8.1.4. 初始构造和存储器系统任务 1.8.1.5. Verilog HDL宏

1.8.1.3. Verilog HDL配置 x

1.8.1.3.1. 层次性设计配置

1.8.2. VHDL综合支持 x

1.8.2.1. VHDL输入设置（设置对话框） 1.8.2.2. VHDL标准库和程序包 1.8.2.3. VHDL等待概念

1.9. Compiler优化技术 x

1.9.1. 优化模式 1.9.2. 允许寄存器重定时 1.9.3. 自动门控时钟转换 1.9.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.9.5. Fast Preserve选项 1.9.6. 分形综合优化

1.9.6. 分形综合优化 x

1.9.6.1. 使能或禁用用Fractal Synthesis

1.10. 综合设置参考 x

1.10.1. 高级综合设置（Advanced Synthesis Settings）

2. 缩短编译时间 x

2.1. 影响编译结果的因素 2.2. Compilation Time Advisor 2.3. 缩短总编译时间的策略 2.4. 缩短综合时间和综合网表优化时间 2.5. 缩短布局时间 2.6. 缩短路由选择时间 2.7. 缩短静态时序分析时间 2.8. 设置步骤优先 2.9. 缩短编译时间修订历史

2.3. 缩短总编译时间的策略 x

2.3.1. 运行Rapid Recompile 2.3.2. 使能多处理器编译 2.3.3. 使用基于块的编译 2.3.4. 禁用寄存器上电初始化

2.4. 缩短综合时间和综合网表优化时间 x

2.4.1. 缩短综合时间和综合网表优化时间的设置 2.4.2. 使用适当编码样式缩短综合时间

2.5. 缩短布局时间 x

2.5.1. 布局工作量乘法器设置

2.6. 缩短路由选择时间 x

2.6.1. 使用Chip Planner识别路由选择拥塞

2.6.1. 使用Chip Planner识别路由选择拥塞 x

2.6.1.1. 路由选择拥塞区域 2.6.1.2. HDL编码样式造成的拥塞

1. 设计编译

1.1. 编译概述

1.1.1. 编译流程

1.1.2. 编译层次

1.2. 设计综合

1.2.1. 运行综合

1.2.1.1. 综合期间保留寄存器

1.2.2. 查看综合报告

1.3. 设计布局和布线

1.3.1. 使用Compilation Dashboard

1.3.2. 运行Fitter

1.3.2.1. Fitter命令

1.3.2.2. 使能物理综合优化

1.3.3. 查看Fitter报告

1.3.3.1. 规划阶段报告

1.3.3.2. 布局阶段报告

1.3.3.2.1. 全局信号可视化报告

1.3.3.3. 布线阶段报告

1.3.3.3.1. 全局布线器线缆利用情况

1.3.3.4. 重定时阶段报告

1.3.3.5. 定案阶段报告

1.4. 增量式优化流程

1.4.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis）

1.4.2. 分析Compiler快照

1.4.3. 早期布局流程

1.4.3.1. 早期布局后的时钟规划

1.4.3.2. Early Place后运行late_place

1.4.4. 规划阶段后验证外设（I/O）

1.5. Hyper-Aware（超感知）设计流程

1.5.1. Step 1：运行寄存器重定时

1.5.2. Step 2：查看Retiming结果

1.5.2.1. 查找关键链

1.5.3. Step 3：运行Fast Forward编译和Hyper-Retiming

1.5.3.1. HyperFlex设置

1.5.4. Step 4：查看Hyper-Retiming结果

1.5.4.1. Clock Fmax Summary Report

1.5.4.2. Fast Forward Details Report（Fast Forward详情报告）

1.5.5. Step 5：实现Fast Forward建议

1.5.5.1. 重定时限制和解决方法

1.6. 完整编译流程（Full Compilation Flow）

1.7. 导出编译结果

1.7.1. 导出版本兼容的编译数据库

1.7.2. 导入版本兼容的编译数据库

1.7.3. 创建设计分区

1.7.4. 导出设计分区

1.7.5. 重复使用设计分区

1.7.6. 查看Quartus数据库文件信息

1.7.6.1. QDB文件属性类型

1.7.7. 清除编译结果

1.8. 综合语言支持

1.8.1. Verilog和SystemVerilog综合支持

1.8.1.1. Verilog HDL输入设置（设置对话框）

1.8.1.2. 设计库

1.8.1.3. Verilog HDL配置

1.8.1.3.1. 层次性设计配置

1.8.1.4. 初始构造和存储器系统任务

1.8.1.5. Verilog HDL宏

1.8.2. VHDL综合支持

1.8.2.1. VHDL输入设置（设置对话框）

1.8.2.2. VHDL标准库和程序包

1.8.2.3. VHDL等待概念

1.9. Compiler优化技术

1.9.1. 优化模式

1.9.2. 允许寄存器重定时

1.9.3. 自动门控时钟转换

1.9.4. 使能中间Fitter快照（Intermediate Fitter Snapshot）

1.9.5. Fast Preserve选项

1.9.6. 分形综合优化

1.9.6.1. 使能或禁用用Fractal Synthesis

1.10. 综合设置参考

1.10.1. 高级综合设置（Advanced Synthesis Settings）

1.11. Fitter设置参考

1.12. 设计编译修订历史

2. 缩短编译时间

2.1. 影响编译结果的因素

2.2. Compilation Time Advisor

2.3. 缩短总编译时间的策略

2.3.1. 运行Rapid Recompile

2.3.2. 使能多处理器编译

2.3.3. 使用基于块的编译

2.3.4. 禁用寄存器上电初始化

2.4. 缩短综合时间和综合网表优化时间

2.4.1. 缩短综合时间和综合网表优化时间的设置

2.4.2. 使用适当编码样式缩短综合时间

2.5. 缩短布局时间

2.5.1. 布局工作量乘法器设置

2.6. 缩短路由选择时间

2.6.1. 使用Chip Planner识别路由选择拥塞

2.6.1.1. 路由选择拥塞区域

2.6.1.2. HDL编码样式造成的拥塞

2.7. 缩短静态时序分析时间

2.8. 设置步骤优先

2.9. 缩短编译时间修订历史

3. Intel® Quartus® Prime Pro Edition用户指南设计编译存档

A. Intel® Quartus® Prime Pro Edition用户指南

仅对英特尔可见 — GUID： mwh1409958317398

Ixiasoft

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