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1.8.1.1. Verilog HDL输入设置(设置对话框)
点击Assignments > Settings > Verilog HDL Input,为Verilog HDL输入文件综合指定选项。
图 46. Verilog HDL输入设置对话框
设置 |
说明 |
---|---|
Verilog Version |
指定综合使用指定标准处理Verilog HDL输入设计文件。可选择任何匹配您Verilog HDL文件或SystemVerilog设计文件的支持语言标准。 |
Library Mapping File |
允许选择性指定一个提供的Library Mapping File (.lmf), 以用于综合含有非Intel FPGA功能映射到IP核的Verilog HDL文件。在File name框中可指定LMF全路径名称。 |
Verilog HDL Macro | Verilog HDL宏是预编译器指令,可将其添加到Verilog HDL文件后通过Name和Setting文件定义约束,标记或其他功能。您添加的宏将出现在Existing Verilog HDL macro settings列表中。 |