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1.4.3.1. 早期布局后的时钟规划
Intel® Stratix® 10和 Intel® Agilex™ 器件支持Early Place阶段后进行时钟规划,查看Global & Other Fast Signals报告了解详细信息并对工程中的时钟进行规划。 Early Place后查看时钟详细信息,请按以下步骤:
- Compilation Dashboard中,点击Early Place阶段。
- Compilation Report中,在Early Place Stage文件夹下,点选Global & Other Fast Signals Details或Global & Other Fast Signals Summary报告。
图 17. 全局&其他快速信号详情报告
该报告提供时钟树路径长度和深度。从时钟源到时钟树的最短路径长度以及最小时钟树深度,可产生最佳时钟性能。
- 要将时钟路径长度和时钟树深度可视化,请点击Tools > Chip Planner。
- 在Chip Planner Tasks窗格中,点选Clock Reports文件夹下的Report Clock Details。
- Report Clock Details对话框中,点击OK。Report窗格中罗列了设计中的所有时钟。
- Report窗格中,会突出显示Chip Planner中1个或多个时钟的时钟元素。
图 18. Chip Planner中的时钟可视化