Intel® Quartus® Prime Pro Edition用户指南: 设计编译

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ID 683236
日期 12/16/2019
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文档目录
文档目录 x
1. 设计编译 2. 缩短编译时间 3. Intel® Quartus® Prime Pro Edition用户指南设计编译存档 A. Intel® Quartus® Prime Pro Edition用户指南
1. 设计编译 x
1.1. 编译概述 1.2. 设计综合 1.3. 设计布局和布线 1.4. 增量式优化流程 1.5. Hyper-Aware（超感知）设计流程 1.6. 完整编译流程（Full Compilation Flow） 1.7. 导出编译结果 1.8. 综合语言支持 1.9. Compiler优化技术 1.10. 综合设置参考 1.11. Fitter设置参考 1.12. 设计编译修订历史
1.1. 编译概述 x
1.1.1. 编译流程 1.1.2. 编译层次
1.2. 设计综合 x
1.2.1. 运行综合 1.2.2. 查看综合报告
1.2.1. 运行综合 x
1.2.1.1. 综合期间保留寄存器
1.3. 设计布局和布线 x
1.3.1. 使用Compilation Dashboard 1.3.2. 运行Fitter 1.3.3. 查看Fitter报告
1.3.2. 运行Fitter x
1.3.2.1. Fitter命令 1.3.2.2. 使能物理综合优化
1.3.3. 查看Fitter报告 x
1.3.3.1. 规划阶段报告 1.3.3.2. 布局阶段报告 1.3.3.3. 布线阶段报告 1.3.3.4. 重定时阶段报告 1.3.3.5. 定案阶段报告
1.3.3.2. 布局阶段报告 x
1.3.3.2.1. 全局信号可视化报告
1.3.3.3. 布线阶段报告 x
1.3.3.3.1. 全局布线器线缆利用情况
1.4. 增量式优化流程 x
1.4.1. Synthesis或Fitting期间的并发分析（Concurrent Analysis） 1.4.2. 分析Compiler快照 1.4.3. 早期布局流程 1.4.4. 规划阶段后验证外设（I/O）
1.4.3. 早期布局流程 x
1.4.3.1. 早期布局后的时钟规划 1.4.3.2. Early Place后运行late_place
1.5. Hyper-Aware（超感知）设计流程 x
1.5.1. Step 1：运行寄存器重定时 1.5.2. Step 2：查看Retiming结果 1.5.3. Step 3：运行Fast Forward编译和Hyper-Retiming 1.5.4. Step 4：查看Hyper-Retiming结果 1.5.5. Step 5：实现Fast Forward建议
1.5.2. Step 2：查看Retiming结果 x
1.5.2.1. 查找关键链
1.5.3. Step 3：运行Fast Forward编译和Hyper-Retiming x
1.5.3.1. HyperFlex设置
1.5.4. Step 4：查看Hyper-Retiming结果 x
1.5.4.1. Clock Fmax Summary Report 1.5.4.2. Fast Forward Details Report（Fast Forward详情报告）
1.5.5. Step 5：实现Fast Forward建议 x
1.5.5.1. 重定时限制和解决方法
1.7. 导出编译结果 x
1.7.1. 导出版本兼容的编译数据库 1.7.2. 导入版本兼容的编译数据库 1.7.3. 创建设计分区 1.7.4. 导出设计分区 1.7.5. 重复使用设计分区 1.7.6. 查看Quartus数据库文件信息 1.7.7. 清除编译结果
1.7.6. 查看Quartus数据库文件信息 x
1.7.6.1. QDB文件属性类型
1.8. 综合语言支持 x
1.8.1. Verilog和SystemVerilog综合支持 1.8.2. VHDL综合支持
1.8.1. Verilog和SystemVerilog综合支持 x
1.8.1.1. Verilog HDL输入设置（设置对话框） 1.8.1.2. 设计库 1.8.1.3. Verilog HDL配置 1.8.1.4. 初始构造和存储器系统任务 1.8.1.5. Verilog HDL宏
1.8.1.3. Verilog HDL配置 x
1.8.1.3.1. 层次性设计配置
1.8.2. VHDL综合支持 x
1.8.2.1. VHDL输入设置（设置对话框） 1.8.2.2. VHDL标准库和程序包 1.8.2.3. VHDL等待概念
1.9. Compiler优化技术 x
1.9.1. 优化模式 1.9.2. 允许寄存器重定时 1.9.3. 自动门控时钟转换 1.9.4. 使能中间Fitter快照（Intermediate Fitter Snapshot） 1.9.5. Fast Preserve选项 1.9.6. 分形综合优化
1.9.6. 分形综合优化 x
1.9.6.1. 使能或禁用用Fractal Synthesis
1.10. 综合设置参考 x
1.10.1. 高级综合设置（Advanced Synthesis Settings）
2. 缩短编译时间 x
2.1. 影响编译结果的因素 2.2. Compilation Time Advisor 2.3. 缩短总编译时间的策略 2.4. 缩短综合时间和综合网表优化时间 2.5. 缩短布局时间 2.6. 缩短路由选择时间 2.7. 缩短静态时序分析时间 2.8. 设置步骤优先 2.9. 缩短编译时间修订历史
2.3. 缩短总编译时间的策略 x
2.3.1. 运行Rapid Recompile 2.3.2. 使能多处理器编译 2.3.3. 使用基于块的编译 2.3.4. 禁用寄存器上电初始化
2.4. 缩短综合时间和综合网表优化时间 x
2.4.1. 缩短综合时间和综合网表优化时间的设置 2.4.2. 使用适当编码样式缩短综合时间
2.5. 缩短布局时间 x
2.5.1. 布局工作量乘法器设置
2.6. 缩短路由选择时间 x
2.6.1. 使用Chip Planner识别路由选择拥塞
2.6.1. 使用Chip Planner识别路由选择拥塞 x
2.6.1.1. 路由选择拥塞区域 2.6.1.2. HDL编码样式造成的拥塞
1. 设计编译
2. 缩短编译时间
3. Intel® Quartus® Prime Pro Edition用户指南设计编译存档
A. Intel® Quartus® Prime Pro Edition用户指南

1.1. 编译概述

模块化Compiler支持仅运行需要的处理。每个Compiler模块在整个编译过程中运行特定功能。运行任何模块时，Compiler自动运行必要模块并在每个阶段生成详细报告。Compiler可在每个阶段后保留一张编译结果的“快照”。
表 1.  编译模块
编译过程 说明
IP生成（IP Generation） 确定工程中IP组件的状态和版本。报告需升级的旧IP。
分析&综合（Analysis & Synthesis）

综合，优化，最小化并将设计逻辑映射到器件资源。经过"综合"的快照保留本阶段的结果。

分析&解析（Analysis & Elaboration）是分析&综合（Analysis & Synthesis）的其中一个阶段。此阶段检查设计文件和工程错误。
Fitter (Place & Route)（适配（布局和布线））

将设计的布局和布线分配给指定器件资源，同时遵守时序和布局约束。Fitter（适配）包括如下阶段：

  • Plan（规划）—布局所有外设单元（例如，I/O和PLL）并确定合法时钟规划，无需内核布局或布线。经“规化”的快照保留本阶段的结果。
  • Early Place（早期布局）—将所有内核单元放置在大致位置以便于设计规划。完成 Intel® Stratix® 10和 Intel® Agilex™ 设计的时钟规划。“早期规划”的快照保留本阶段的结果。
  • Place（布局）—将全部内核单元放置到合法位置。“布局”快照保留该阶段的结果。
  • Route（布线）—创建设计中各单元之间的所有布线。“布线”快照保留本阶段结果。
  • Retime（重新定时）—将现有寄存器移动（重定时）到Hyper-Register，以实现细粒度性能提升。“重新定时”的快照保留本阶段的结果。1
  • Fitter（定案）—对于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件，会将不需要的tile转换成High-Speed或Low-Power。对于 Intel® Stratix® 10和 Intel® Agilex™ 器件，会执行post-Route fix-up（后路由修复）。“定案”快照保留本阶段结果。
快进时序收敛建议（Fast Forward Timing Closure Recommendations） 生成详细报告，估算通过特定RTL修改可实现的性能增益。
时序分析（Timing Analysis） 通过Timing Analyzer分析并验证所有设计逻辑的时序性能。
功耗分析（Power Analysis） 估算器件功耗的可选模块。指定设计中每个I/O单元的电气标准和每个I/O标准的电路板走线模型。
编程文件生成工具（Assembler） 将Fitter布局和布线约束转换为FPGA器件的编程图像。
EDA网表撰写程序（EDA Netlist Writer） 生成用于其他EDA工具的输出文件。

本章节内容
编译流程
编译层次

1 仅 Intel® Stratix® 10和 Intel® Agilex™ 器件可进行Retiming和Fast Forward编译。
二级标题