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1. 系统调试工具概述
2. 使用Signal Tap逻辑分析仪进行设计调试
3. Quick Design Verification with Signal Probe
4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
6. 使用In-System Sources and Probes进行设计调试
7. 使用System Console分析和调试设计
8. 调试收发器链路
9. Intel® Quartus® Prime Pro Edition用户指南调试工具存档
A. Intel® Quartus® Prime Pro Edition用户指南
2.1. Signal Tap逻辑分析仪
2.2. Signal Tap Logic Analyzer任务流程概述
2.3. 配置Signal Tap Logic Analyzer
2.4. 定义触发器
2.5. 编译设计
2.6. 对目标器件或者器件编程
2.7. 运行Signal Tap Logic Analyzer
2.8. 查看,分析和使用采集的数据
2.9. 使用Signal Tap Logic Analyzer调试部分重配置设计
2.10. 使用Signal Tap Logic Analyzer调试基于模块的设计
2.11. 其他功能
2.12. 设计实例:使用Signal Tap Logic Analyzers
2.13. 自定义触发流程应用示例
2.14. Signal Tap脚本支持
2.15. 使用Signal Tap Logic Analyzer进行设计调试修订历史
7.1. System Console简介
7.2. System Console调试流程
7.3. 与System Console交互的IP内核
7.4. 启动System Console
7.5. System Console GUI
7.6. System Console命令
7.7. 在命令行模式下运行System Console
7.8. System Console服务
7.9. System Console示例和教程
7.10. 板载 Intel® FPGA Download Cable II支持
7.11. 系统验证流程中的MATLAB*和Simulink*
7.12. 不推荐使用的命令
7.13. 使用System Console分析和调试设计修订历史
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2.3.2.5. 不可用于Signal Tap调试的信号
在您的设计中,并非所有的post-fitting信号都能Node Finder对话框中的 Signal Tap: post-fitting filter中找到。
您不能布线(tap)以下任何信号类型:
- Post-fit output pins—您不能直接布线post-fit输出管脚。要使输出信号可见,需要对驱动输出管脚的寄存器或缓冲器进行布线(tap)。这包括定义为双向的管脚。
- Signals that are part of a carry chain—您不能布线一个逻辑单元的进位(carry out, cout0或者cout1)信号。由于架构限制,carry out信号只能驱动另一个LE的carry in。
- JTAG Signals—您不能布线JTAG控制(TCK,TDI,TDO和TMS)信号。
- ALTGXB IP core—您不能直接布线一个ALTGXB实例的任何端口。
- LVDS—您不能布线serializer/deserializer (SERDES)模块的数据输出。
- DQ, DQS Signals—您不能直接布线DDR/DDRII设计中的DQ或者DQS信号。