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1. 系统调试工具概述
2. 使用Signal Tap逻辑分析仪进行设计调试
3. Quick Design Verification with Signal Probe
4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
6. 使用In-System Sources and Probes进行设计调试
7. 使用System Console分析和调试设计
8. 调试收发器链路
9. Intel® Quartus® Prime Pro Edition用户指南调试工具存档
A. Intel® Quartus® Prime Pro Edition用户指南
2.1. Signal Tap逻辑分析仪
2.2. Signal Tap Logic Analyzer任务流程概述
2.3. 配置Signal Tap Logic Analyzer
2.4. 定义触发器
2.5. 编译设计
2.6. 对目标器件或者器件编程
2.7. 运行Signal Tap Logic Analyzer
2.8. 查看,分析和使用采集的数据
2.9. 使用Signal Tap Logic Analyzer调试部分重配置设计
2.10. 使用Signal Tap Logic Analyzer调试基于模块的设计
2.11. 其他功能
2.12. 设计实例:使用Signal Tap Logic Analyzers
2.13. 自定义触发流程应用示例
2.14. Signal Tap脚本支持
2.15. 使用Signal Tap Logic Analyzer进行设计调试修订历史
7.1. System Console简介
7.2. System Console调试流程
7.3. 与System Console交互的IP内核
7.4. 启动System Console
7.5. System Console GUI
7.6. System Console命令
7.7. 在命令行模式下运行System Console
7.8. System Console服务
7.9. System Console示例和教程
7.10. 板载 Intel® FPGA Download Cable II支持
7.11. 系统验证流程中的MATLAB*和Simulink*
7.12. 不推荐使用的命令
7.13. 使用System Console分析和调试设计修订历史
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6.2.2. In-System Sources and Probes IP Core参数
使用模板实例化设计中的变体文件。
端口名称 | 是否需要? | 方向 | 备注 |
---|---|---|---|
probe[] | No | Input | 设计的输出。 |
source_clk | No | Input | 源数据被同步写入到此时钟中。如果开启参数编辑器中的Advanced Options框中的Source Clock,那么需要此输入。 |
source_ena | No | Input | source_clk的时钟使能信号。如果在参数编辑器中的Advanced Options框中指定了此输入,那么需要此输入。 |
source[] | No | Output | 用于驱动用户设计的输入。 |
如果器件具有可用资源,那么设计中最多可以包含128个in-system sources and probes IP core的实例。IP core的每个实例使用每个信号一对寄存器,以达到IP core中最宽端口的宽度。此外,还有一些固定的开销逻辑(overhead logic)可满足IP core实例与JTAG控制器之间的通信。您还可以为每个源端口指定另外一对寄存器,以进行同步。