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1. 系统调试工具概述
2. 使用Signal Tap逻辑分析仪进行设计调试
3. Quick Design Verification with Signal Probe
4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
6. 使用In-System Sources and Probes进行设计调试
7. 使用System Console分析和调试设计
8. 调试收发器链路
9. Intel® Quartus® Prime Pro Edition用户指南调试工具存档
A. Intel® Quartus® Prime Pro Edition用户指南
2.1. Signal Tap逻辑分析仪
2.2. Signal Tap Logic Analyzer任务流程概述
2.3. 配置Signal Tap Logic Analyzer
2.4. 定义触发器
2.5. 编译设计
2.6. 对目标器件或者器件编程
2.7. 运行Signal Tap Logic Analyzer
2.8. 查看,分析和使用采集的数据
2.9. 使用Signal Tap Logic Analyzer调试部分重配置设计
2.10. 使用Signal Tap Logic Analyzer调试基于模块的设计
2.11. 其他功能
2.12. 设计实例:使用Signal Tap Logic Analyzers
2.13. 自定义触发流程应用示例
2.14. Signal Tap脚本支持
2.15. 使用Signal Tap Logic Analyzer进行设计调试修订历史
7.1. System Console简介
7.2. System Console调试流程
7.3. 与System Console交互的IP内核
7.4. 启动System Console
7.5. System Console GUI
7.6. System Console命令
7.7. 在命令行模式下运行System Console
7.8. System Console服务
7.9. System Console示例和教程
7.10. 板载 Intel® FPGA Download Cable II支持
7.11. 系统验证流程中的MATLAB*和Simulink*
7.12. 不推荐使用的命令
7.13. 使用System Console分析和调试设计修订历史
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7.8.9.1. JTAG Debug命令
JTAG Debug命令帮助调试连接到器件的JTAG Chain。
命令 | 参数 | 功能 |
---|---|---|
jtag_debug_loop | <service-path> <list_of_byte_values> | 通过系统级调试(SLD)节点的tdi和tdo的环回(loopback)来循环指定的字节列表。按接收顺序返回字节值列表。此命令停止,直到接收到所有字节。字节值有0x(十六进制)前缀,并由空格划定。 |
jtag_debug_sample_clock | <service-path> | 返回驱动模块系统接口的系统时钟的时钟信号。时钟值是被异步采样的;因此,您必须对时钟进行多次采样以确保它正在切换。 |
jtag_debug_sample_reset | <service-path> | 返回 Avalon® -ST JTAG Interface内核的reset_n信号的值。如果reset_n是低电平(置位),那么值为0。如果reset_n为高电平(置低),那么值为1。 |
jtag_debug_sense_clock | <service-path> | 返回一个监控系统时钟活动的粘滞位(sticky bit)。如果自上次执行此命令后时钟至少切换一次,则返回1。否则,返回0。读取时粘滞位复位成0。 |
jtag_debug_reset_system | <service-path> | 发出一个复位请求到指定服务。器件内的连接决定了系统的哪个部分被复位。 |